JPS62281347A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の目的〕 （産業上の利用分野） 本発明は多層構造を有する半導体装置およびその製造方
法に係り、特に３次元ゲートアレイおよびその製造方法
に関する。

（従来の技術） ゲートアレイはセミカスタム設計のしＳｔの一種で、多
品種少量生産型ＬＳＩに向いているものである。規則的
に並んだ素子（ゲート）をあらかじめ設計しておき、こ
のグー１−間を配置；Ａ　Ｉ’るためのマスクを変更す
ることにより、独自のランダムゲート回路を構成Ｊる。

（発明が解決しようとする問題点） 近年このゲートアレイは規模がま１ます大ぎくなってき
ている。このためチップ面積も人きくせざるをえず製造
歩留りが低下するという問題があった。またゲート数が
多くなるためそれだけ配線も複雑になるとともに、ゲー
ト間の配線良さが長くなり信号が遅延するという問題が
あった。

本発明の目的は、配ｔＩ２長の短縮ならびにチップ面積
の縮小をはかり、高速化ならびに高集積化を実現する半
導体装置およびその製造方法を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 本発明による半導体装置は、それぞれ複数の機能ヒルを
有し、多層構造を形成する複数の機能素子層と、前記各
機能素子層の垂直方向に積み重なっている機能ヒルによ
り構成される機能ブロックと、前記機能ブロック内の各
機能ヒル間を接続する垂直配線と、前記機能ブロック間
を接続する配線層とを備えたことを１ｈ徴とする。

まＩζ、本発明による半導体装置の′３Ａ造方法は、複
数の機能ピルを有する複数の機能素子層および配線層に
より多層構造を形成し、前記各機能素子層の垂直方向に
積み重なっている＾能セルにより機能ブロックを形成し
、所望の論理機能を果すように前記機能ブロック内の各
機能ヒル間を接続し、所望の論理回路となるように前記
開催ブロック間を前記配線層により接続することを特徴
と−ケる。

（作　用） 本発明は、論理回路を構成する機能素子を３次元に配置
して、チップ面積を縮小すると共に、職能素子間の配線
を立体的な配線にして、配線良を短縮するようにしたも
のである。

（実施例） 本発明の一実施例による半導体装置を第１図ないし第７
図に示す。本実施例による半導体装置はいわば３次元ゲ
ートアレイである。第１図にゲートアレイの概念図を示
１゜機能素子層１１，１２゜１３および配線層２が４層
構造を形成している。

これらの垂直方向に積み重なった機能素子層１１゜１２
．１３には、５０つ（Ｒｏｗ）１５スロツ１〜（Ｓｌｏ
ｔ）イメージが設けられ、さらに３スロツトごとに区分
されて、全体として２５ブロツク領域が形成されている
。すなわら、これらのブロック領域は、３層に積み重な
っており、その各層におけるそれぞれのブロック領域は
３つのスロットから構成されている。

またこれらのスロットのそれぞれの両側には３個ずつの
スルーホール３が設けられている。そしてこれらのスル
ーボール３は、機能素子層１１゜１２．１３Ｊ′３よび
配線層２を興いている。さらにまた配線層２には、中央
部に配線領域４を周辺部に入出力セル配置領域５とが設
けられている。

次に第２図に本実施例のゲートアレイに形成する所定の
論理回路の回路図を示す。この論理回路は、１０個のイ
ンバータ回路と４個のナンド（ＮＡＮＤ＞回路と３個の
ノア（ＮＯＲ）回路と２（ｌＩｉｌのセラ１〜リセツト
型フィリップフロップ回路とから構成され、入力セル６
１，６２，６３゜６４および出力セル７１．７２と接続
されている。

そしてまたこの論理回路は、接続強度の強いものあるい
は比較的強いものを１つのブロックにまとめることによ
り、複数のブロック△Ｔ、Ｂ１　。

Ｃ’　、Ｄ’　に分割されている。

すなわちブロックＡ′は２個のインバータ回路と２個の
ナンド（ＮＡＮＤ＞回路と２個のノア（ＮＯＲ）回路と
から構成され、入力セル６１゜６２．６３．６４と接続
されている。１．ｊ１様にしてブロックＢ′は６個のイ
ンバータ回路と１個のナンド（ＮＡＮＤ）回路とから構
成され、入力セル６１．６２．６３．６４と接続されて
いる。ブロックＣ′は１個のインバータ回路と１個のナ
ンド（ＮＡＮＤ）回路と１個のフリップフロップ回路と
から構成され、出力セル７１と接続されている。

ブロックＤ′はコ個のインバータ回路と１叫のノア（Ｎ
ＯＲ＞回路と１個のフリップフロップ回路とから構成さ
れ、出力しルア２と接続されでいる。

そてブロックＡ’　、Ｂ’　、Ｃ’　、Ｄ’　の間し相
互に接続されている。

次に第３図に本実施例のゲートアレイの平面を示す。上
記論理回路を分、Ｉ２１するブロックＡ′。

Ｂ’　、Ｃ’　、［）’　に対応して、機能素子層１１
゜１２．１３におけるブロック領域Ａ、Ｂ、Ｃ，Ｄが配
置されている。すなわち、機能素子層１１．１２．１３
からなる３層構造を有するブロック領域Ａ、Ｂ、Ｃ，Ｄ
のそれぞれに、ブロックＡ′。

Ｂ’　、Ｃ’　、Ｄ’　に分割された論理回路が形成さ
れている。

次に第４図に上記論理回路を構成する各種マクロビルを
示す。すなわら第４図（ａ）は、１つのスロット上に形
成されている。インバータ回路であり、同様に第３図（
ｂ）はナンド（ＮＡＮＤ＞回路、第３図（Ｃ）はノア（
ＮＯＲ）回路である。

そして第３図（ｄ）は、３つのスロット上に形成されて
いるフリップフロップ回路である。

次に第５図にブロック領域Ａ、Ｂ、Ｃ，Ｄにおけるマク
ロビルの配置を示す。ブロック領域ＡにはブロックΔ′
内の論理回路を構成するマクロセルが配置され、同様に
してブロック領域Ｂ、Ｃ。

ＤにはそれぞれブロックＢ’　、Ｃ’　、Ｄ’　内の論
理回路を構成するマクロセルが配■されている。

こうしたマクロビルの配置において、マクロセルが従来
のように２次元に配置されるのではなく、ブロック領域
Ａ、Ｂ、Ｃ，Ｄがそれぞれ３層構造を有しているために
、３次元に配置されている点に特徴である。

すなわちブロック領域Ａにおいては、機能素子層１１に
２個のナンド（ＮＡＮＤ）回路が配置され、ｎ能素子層
１１の上方に位置する機能素子層１２に２個のインバー
タ回路が配置され、機能素子層１２の上方に位置する機
能素子層１３に２個のノア（ＮＯＲ）’回路が配置され
ている。同様にしてブロック領域Ｂにおいては、機能素
子層１１に２個のインバータ回路と１個のナンド（ＮＡ
ＮＤ）回路が、機能素子層１２に２周のインバータ回路
が、機能素子層１３に２個のインバータ回路がそれぞれ
配置されている。ブロック領域Ｃにおいては、機能素子
層１１．１２．１３にそれぞれナンド（ＮＡＮＤ）回路
、フリップフロップ回路およびインバータ回路が１個ず
つ！Ｉ１．！置されている。ブロック領域りにおいては
、機能素子層１１，１２．１３にそれぞれノア（Ｎ　Ｏ
Ｒ）回路、フリップフロップ回路およびインバータ回路
が１個ずつ配置されている。

このように論理回路を構成するマクロセルが３層構造と
いう３次元に配置されていることにより、占有するチッ
プ面積を大幅に縮小することができる。

次に第６図にブロック領域Ａ、Ｂ、Ｃ，Ｄのそれぞれに
おけるマクロセル間の配線を示す。この配線には、それ
ぞれの償能素子１１１１，１２゜１３における水平方向
の配線ど機能素子Ｐｉ　１１　。

１２．１３相互間におりる垂直方向の配線とがある。後
者の垂直方向の配線は、あらかじめ設定されているスル
ーボール３を介してなされている。

こうしたマクロセル間の配線において、スルーホール３
を介した垂直方向の配線がなされている点に特徴がある
。これにより配線長を大幅に短縮することができる。

またこの効果は、マクロセル間の配線がでざるだ（）多
くスルーボール３を介しての垂直方向の配線によってな
されている程大きくなる。このためにできるだけスルー
ホール３を介しての垂直方向の配線のみによってマクロ
セル間の配線がなされるように、機能素子層１１．１２
．１３におシブるマクロセルの３次元的配置がなされて
いることが望ましい。

次に第７図に配線層２における配線を示ず。この配線層
２にａ３いては、ブロック領域△、巳と入力セル６１．
６２，６３．６４との配線、ブロック領域Ｃと出力セル
７１との配線、ブロック領域りと出力セル７２との配線
、Ｊ３よびブロック領域Ａ、Ｂ、Ｃ，Ｄ相互間の配線が
なされている。これによりブロック領１４Ａ、Ｂ、Ｃ，
Ｄごとに分割して形成されている論理回路が結合された
全体として形成されている。

このように本実施例によれば、論理回路を構成するマク
ロセルが３次元に配置されており、またマクロセル間の
配線がスルーホールを介して垂直方向になされているた
めに、チップ面積の縮小化をはかり、また配線長の短縮
化をはかることができる。これによりゲートアレイ全体
の高速化、０集積化を実現することかでざる。

なお、上記実施例における機能素子層１１゜１２．１３
および配線層２を貫いているスルーホール３において、
その一部が配線に用いられているスルーホールの配線部
分以外の部分は例えばシリコンあるいは絶縁物等により
埋め込まれているが、配線に全く用いられることなく、
機能素子層１１．１２．１３および配線層２を盾通して
いるスルーホールは、貴通したホールのままであること
が望ましい。これによりマクロセルの３次元配置に伴う
発熱に対する放熱効果が生じる。

また、上記実施例においては、機能素子層１１゜１２．
１３ｂ（３層構造を形成している場合について述べたが
、この機能素子層は２層構造であっても、あるいは４層
以上の多Ｂ構造であってもよい。

また本発明の一実施例による半導体装置の製造方法を第
１図ないし第７図を用いて説明する。まず第１図に示す
ように、例えばゲートアレイを形成するチップに３層の
機能素子層１１．１２゜１３と１層の配線層とを設り、
全体として４層構造を形成する。この垂直方向に積み重
なった機能素子層１１，１２．１３に５日つ（ＲＯＷ　
）　１５スロツｌ”（Ｓｌｏｔ）イメージを設け、さら
に３スロツトごとに区分して、全体として２５のブロッ
ク領域を形成する。すなわち、これらのブロック領域は
３層に積み重なっており、その各層におけるそれぞれの
ブロック領域は３つのスロットから構成されている。

またこれらのスロットのそれぞれの両側には、機能素子
層１１．１２．１３および配線層２を員くスルーホール
３を３１１！ＩＩずつ設ける。さらにまた配線層２には
、中央部に配線領域４と周辺部に入出力ヒル配置領域５
とを設ける。

次に、第２図に承りように、本実施のゲートアレイに形
成する所定の論理回路のブロック分けを行なう。この論
理回路は１０個のインバータ回路と４個のナンド（ＮＡ
ＮＤ＞回路と３個のノア回路と２個のセラトリセラ１〜
型フリップフロップ回路とから構成され、入力セル６１
，６２，６３゜６４および出力セル７１．７２と接続さ
れている。

この論理回路を構成しているマクロセルを、接続強度の
強いものあるいは比較的強いもの同±１つのブロックに
まとめ、複数のブロックＡ’　、８’　。

Ｃ’　、Ｄ’　に分割する。

すなわち２個のインバータ回路と２個のナンド（ＮＡＮ
Ｄ）回路と２個のノア（ＮＯＲ）回路とから構成される
ブロックＡ′、６個のインバータ回路と１個のナンド（
ＮＡＮＤ）回路とから構成されるブロックＢ′、１個の
インバータ回路と１個のナンド（ＮＡＮＤ）回路と１個
のフリップフロップ回路とから構成されているブロック
Ｃ′、および１個のインバータ回路と１個のノア（ＮＯ
Ｒ）色と１ｂのフリップフロップ回路とから構成される
ブロックＤ′に分割する。なおブロックＡ’　、Ｂ’　
はそれぞれ入力セル６１，６２゜６３．６４と接続され
、ブロックＣ’　、Ｄ’　はそれぞ机出、カセル７１．
７２と接続され、そしてブロックＡ’　、Ｂ’　、Ｃ’
　、Ｄ’　の間も相互に接続されている。

次に第３図に示すように、論理回路を分割したブロック
△’　、Ｂ’　、Ｃ’　、Ｄ’　に対応しうるブロック
領１１ｉ！Ａ、Ｂ、Ｃ，Ｄを、機能素子層１１゜１２．
１３が選択する。また配線層２の入出力ヒル配置８ｒｉ
域５から入力セル６１，６２，６３゜６４および出力セ
ル７１．７２をそれぞれ選択する。

第４図（ａ＞ないしくｄ）に、論理回路を構成すると共
に、は面素子Ｍ１１，１２．１３のスロット上に形成さ
れる各種のマクロセル、すなわちインバータ回路、ナン
ド（ＮＡＮＤ）回路、ノア（ＮＯＲ）回路およびフリッ
プフロップ回路をそれぞれ示す。

次に第５図に示すように、ブロック領域△、Ｂ。

Ｃ，Ｄ内のマクロセルから、対応ケるブロック△’　、
Ｂ’　、Ｃ’　、Ｄ’内の論理回路を構成するマクロセ
ルを選択する。このとき、マクロセルは従来のように２
次元に配置されているのて・はなく、ブロック領域△、
Ｂ、Ｃ，Ｄがそれぞれ３層に＆ｉみ重なっているために
、マクロセルが３次元に配置されている点に特徴がある
。

本実施例の場合、ブロック領域△にＪ３いては、機能素
子層１１に２個のナンド（ＮＡＮＤ）回路が配置され、
機能素子層１１の上方に位置する閤能素子庖１２に２個
のインバータ回路が配置され、機能素子層１２の上方に
位置する機能素子層１３に２個のノア（ＮＯＲ＞回路が
配置される。同様にして、ブロック領域Ｂ１．：おいて
は、機能素子層１１に２個のインバータ回路と１個のナ
ンド（ＮＡＮＤ）回路が、機能素子層１２に２個のイン
バータ回路が、礪能素子薩１３に２偶のインバータ回路
がそれぞれ配置される。ブロック領域Ｃにおいては、筬
能索子ｆｆ１１１．１２．１３にそれぞれナンド（ＮＡ
ＮＤ＞回路、フリップフロップ回路およびインバータ回
路が１個ずつ配置される。

ブロック領域りにおいては、機能素子層１１゜１２．１
３にそれぞれノア（ＮＯＲ＞回路、フリップフロップ回
路およびインバータ回路が１個ずつ配置される。

このように論理回路を構成丈るマクロセルを３層ｈＭ　
ｎという３次元に配置することにより、占有するチップ
面積を大幅に縮小することができる。

また、このマクロセルの３次元配置は、従来の２次元配
置に比べ、″ｆＡ造工程が増える而があるが、しかし、
機能素子層１１．１２．１３の各層においてマクロセル
の形成配置のためのマスクを共通に使用できるものが多
くあるという有利さもある。

次に第６図に示１ように、ブロック領域Ａ、Ｂ。

Ｃ１Ｄのそれぞれにおけるマクロセル間の配線を・行う
。この配線には、それぞれの機能素子）、ｉｌ　１１　
。

１２．１３における水平方向の配線と機能素子層１１．
１２．１３相互間における垂直方向の配線とがある。優
者の垂直方向の配線は、あらかじめ設定したスルーホー
ル３を介して行なう。こうしたマクロセル間の配線にａ
３いて、スルーボール３を介した垂直方向の配線を行な
う点に特徴がある。

これにより配線長を大幅に短縮することができる。

またこの効果は、マクロセル間の配線をできるだけ多く
スルーホール３を介しての垂直方向の配線によって行な
う程大きくなる。このため、できるだけスルーホ一ル３
を介しての垂直方向の配線のみによってマクロセル間の
配線を行なうように、ｄ能素子１１１．１２．１３にお
けるマクロセルの３次元配置を行なうことが望ましい。

次に第７図に示すように、配線層２における配線を行な
う。この配ＦＡ層２においては、ブロック領域Ａ、Ｂと
入力セル６１，６２．６３．６４との配線、ブロック領
域Ｃと出力セル７１との配線、ブロック領１４Ｄと出力
セル７２との配線およびブロック領域Ａ、Ｂ、Ｃ，Ｄ相
互間の配線をそれぞれ行なう。これによりブロック領域
△、Ｂ、Ｃ。

Ｄごとに分割して形成した論理回路を全体として結合り
る。

このように本実施例によれば、論理回路を構成するマク
ＱＱルを３次元に配置し、またマクロセル間の配線をス
ルーボールを介して垂直方向に行なうことにより、チッ
プ面積の縮小化をはかり、また配線長の短縮化をはかる
ことができる。これにより、ゲートアレイ全体の高集積
化、高速化を実現することができる。

なお、上記実施例において、スルーホール３を介する垂
直方向の配線を行なった後、この配線を行なったスルー
ホールの配線部分以外の部分には、例えばシリコンある
いは絶縁物等を埋め込むが、配線に全く用いられること
なく機能素子層１１゜１２．１３および配線ｗＪ２を山
道しているスルーホールは、負通したホールのままに残
すことが望ましい。これによりマクロセルの３次元配置
に伴う発熱に対する放熱効果が生じる。

また上記実施例において、機能素子層１１゜１２．１３
のそれぞれにマクロセルを配置し、マクロセル間の配線
を行なう際、マスタースライス方式を採用して、マクロ
セルの形成およびマクロセル間の配線を行なってもよい
。これにより機能素子層１１，１２．１３のそれぞれの
層のマスクを作成することなく、各層共通のマスクを用
いることができ、配線用マスクのみによって個別対応す
ることができる。これにより製造工程の簡略化をはかる
ことができる。

さらによＩζ上記実施例は機能素子層が３層構造であつ
Ｉζが、２層構造または４層以上の多層構造でもよい。

（発明の効果） 以上の通り、本発明によれば、チップ面積の縮小ならび
に配線長の短縮をはかり、高集積化ならびに高速化を実
現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置を示す概念
図、第２図は本発明の一実施例による半導体装置に形成
される論理回路を示す回路図、第３図は本発明の一実施
例による半導体装置を示す平面図、第４図は本発明の一
実施例による半導体装置に形成されるマクロセルを示す
図、第５図は本発明の一実施例による半導体装置のマク
ロヒルの配置を示す図、第６図Ｊ３Ｊ：び第７図は本発
明の一実施例による半導体装置の配線を示す図である。 １１．１２．１３・・・機能素子層、２・・・配線層、
３・・・スルーホール、４・・・配線領域、５・・・入
出力セル配置領域、６１，６２，６３．６４・・・入力
セル、７１．７２・・・出力セル、Ａ、Ｂ、Ｃ，Ｄ・・
・ブロック領域、△’　、Ｂ’　、Ｃ’　、Ｄ’　・・
・ブロック。 躬３図

Claims (1)

1. 【特許請求の範囲】 １、それぞれ複数の機能セルを有し、多層構造を形成す
   る複数の機能素子層と、 前記各機能素子層の垂直方向に積み重なっている機能セ
   ルにより構成される機能ブロックと、前記機能ブロック
   内の各機能セル間を接続する垂直配線と、 前記機能ブロック間を接続する配線層と を備えたことを特徴とする半導体装置。 ２、複数の機能セルを有する複数の機能素子層および配
   線層により多層構造を形成し、 前記各機能素子層の垂直方向に積み重なつている機能セ
   ルにより機能ブロックを形成し、所望の論理機能を果す
   ように前記機能ブロック内の各機能セル間を接続し、 所望の論理回路となるように前記機能ブロック間を前記
   配線層により接続することを特徴とする半導体装置の製
   造方法。