JPH06148274A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 テストに用いるキスャンレジスタに係るクロ
ッスクキューの問題等を低減する。 【構成】 第１種回路領域１０には、所定の設計方法に
て設計された第１種回路が作り込まれている。第２種回
路領域２２には、前記第１種回路とは異なる設計方法に
て設計された第２種回路が作り込まれている。即ち、集
積回路１には、異なる設計方法にて設計された回路が、
領域分けされて作り込まれている。スキャンレジスタ４
０は、前記第１種回路領域１０と前記第２種回路領域２
０との境界に設けられている。該スキャンレジスタ４０
には、テストに用いられる多数のスキャンレジスタが作
り込まれている。該スキャンレジスタが一箇所に集めら
れているので、クロックスキュー等の問題が少ない。
又、利用頻度の高い箇所に配置されているので、有効に
活用され、集積度の低下等の問題が少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の設計方法にて設
計された第１種回路と、これとは異なる設計方法にて設
計された第２種回路とを１つに組み込んだ集積回路に係
り、特に、テストに用いるスキャンレジスタに係るクロ
ックスキューの問題等を低減することが可能な集積回路
に関する。

【０００２】

【従来の技術】従来から、集積回路のテストを容易化す
るために、スキャンパス方式と呼ばれるテスト方式が良
く用いられている。これは、回路の中の全てのフリップ
フロップを、テスト時に、通常の回路接続から切離し
て、１つの長大なシフトレジスタに切換えるというもの
である。該スキャンパス方式のテスト方法によれば、集
積回路内の全てのフリップフロップを１つのシフトレジ
スタとし、該シフトレジスタにシリアルなテストパター
ンを入力しながら、極めて短いテストパターンにてテス
トを完了することができる。

【０００３】一般に、論理回路は、フリップフロップや
カウンタ等の順序回路と、ゲート等の組合せ回路に分け
ることができる。前記スキャンパステスト方法では、論
理回路をこのような順序回路と組合せ回路とに分けてテ
ストする。

【０００４】前記組合せ回路は、入力が決まれば出力が
直ちに決まるというものである。このときの出力は、そ
のゲートの組合せによって決まるものであり、所定の論
理式で表わすことができる。従って、該組合せ回路は、
その論理式を用いて比較的簡単にテストすることができ
る。一方、前記順序回路は、フリップフロップ同士、あ
るいはフリップフロップと前記組合せ回路が複雑に繋っ
ているため、出力の状態を単純な論理式で表わすことが
できない。従って、このような順序回路のテストは非常
に困難なものとなっている。

【０００５】このため、前記スキャンパステスト方法で
は、テスト対象となる回路中の全てのフリップフロップ
の入力部分に所定のセレクタを追加し、該セレクタを
「通常モード」と「テストモード」に切換えることによ
ってテストを行う。通常は、このセレクタを前記通常モ
ードにしておき、テスト時には、前記テストモードに切
換えることにより、全てのフリップフロップを前述のよ
うに１つのシフトレジスタにする。このように前記セレ
クタの切換えによって、図６に示す如く、該主回路５０
を、組合せ回路５２と、全てのフリップフロップ（該図
１ではＦ１、Ｆ２・・・Ｆs ）が接続されてなる１つの
シフトレジスタとに分割することができる。

【０００６】ここで、端子Ｘ１〜Ｘn-1 は、通常の入力
端子である。Ｘn は、テスト時にのみ使用されるテスト
用入力端子である。Ｚ１〜Ｚm-1 は、通常の出力端子で
ある。Ｚm は、テスト時のみに使用されるテスト用出力
端子である。Ｔは、テストモード時に「１」とされるモ
ード切換え端子である。１４は、マルチプレクサ（ＭＵ
Ｘ）である。

【０００７】前記主回路５０中の代表的双安定素子であ
るフリップフロップ（以下、ＦＦと略す）Ｆ１〜Ｆs に
おいて、通常モード時には、データＷ１〜Ｗs が、前記
組合せ回路５２より与えられ、出力Ｙ１〜Ｙs が再び該
組合せ回路５２に与えられる。

【０００８】一方、前記テストモード時においては、前
記主回路５０中のＦＦが、相互に接続されて前述のよう
なスキャンパス回路が形成され、シフトレジスタ構造と
なる。具体的には、次のようにその回路をテストするこ
とができる。

【０００９】即ち、まず、前記組合せ回路１２をテスト
するために、前記モード切換え端子Ｔの入力を「１」
（テストモード）に設定し、所定のテストパターンのＹ
i （i＝１〜s ）値を、前記テスト入力端子Ｘn からシ
リアル形式にて順次入力する。これによって、前記組合
せ回路１２に入力するテストパターンが設定される。次
いで、前記モード切換え端子Ｔを「０」にして、テスト
用通常動作モードとし、前記組合せ回路５２が安定した
後、前記出力Ｚ１〜Ｚm をチェックする。次いで、クロ
ック端子ＣＫにクロック信号を与えた後、前記モード切
換え端子Ｔを再び「１」として、テストモードに戻し、
前記テスト用出力端子Ｚm から、前記フリップフロップ
Ｆ１〜Ｆs の内容を、順次読出す。

【００１０】このような一連の操作及び動作を繰返すこ
とによって、前記組合せ回路１２の動作をテストするこ
とができる。

【００１１】次に、前記フリップフロップＦ１〜Ｆs を
テストするため、前記テスト用入力端子Ｘn からシリア
ルなテストパターンを順次入力し、前記テスト用出力端
子Ｚm の出力をチェックする。ここで、各フリップフロ
ップは、図２に示す如く、クロック信号ＣＫの立上り
で、前記テスト用入力端子Ｘn から入力されたデータＸ
n を取り込む。又、このようにデータＸn が取り込まれ
ると、その出力Ｑに出力される。このようなフリップフ
ロップＦ１〜Ｆs のテストにおいては、入力したデータ
と同じ出力が前記テスト用出力端子Ｚm から得られれ
ば、これらフリップフロップＦ１〜Ｆs の動作は正常と
判断することができる。

【００１２】一方、電子機器の集積回路化は、その全体
の小型化や、信頼性の向上、消費電力の低減等の多くの
利点を有している。又、集積回路化の際の、様々な設計
方法がある。例えば、集積回路の設計に係る設計工数や
設計コストの低減を図るための、様々な設計方法が知ら
れている。例えば、設計工程や製造工程中の少なくとも
一部を共通化して予め準備しておき、これ以外の工程を
カスタム化するという技術がある。

【００１３】このような技術による集積回路は、セミカ
スタム方式の集積回路と呼ばれ、スタンダードセル方式
の集積回路や、ゲートアレイ方式の集積回路等がある。
前記スタンダードセル方式の集積回路は、登録済みのセ
ル（機能ブロック）を集積回路に組み込む回路に従っ
て、配置し、相互配線するという設計方法による集積回
路である。前記ゲートアレイ方式の集積回路は、配線工
程以前で加工される行列状に配置されたセル群を共通化
し、集積回路に組み込まれる回路に従って、これ以降の
配線工程を行うという方式の集積回路である。このよう
なセミカスタム方式の集積回路によれば、設計時や生産
時のＴＡＴ（turn around time）の低減やコストの低減
を図ることができ、顧客に合わせた設計の集積回路を提
供することができる。

【００１４】又、近年、このようなセミカスタム方式の
集積回路においては、ＣＰＵ（central processing uni
t ）や、該ＣＰＵにてアクセスされるＲＡＭ（random a
ccess memory）や、ＲＯＭ（read only memory）等のメ
モリやＩ／Ｏ（input/output）等の周辺回路のマクロラ
イブラリが提供されているものがある。このようなマク
ロライブラリが用意されているセミカスタム方式の集積
回路によれば、ＣＰＵを含むカスタム化された構成のマ
イクロコンピュータシステムを１つに組み込んだ集積回
路（以降、ＣＰＵ搭載カスタム集積回路と称する）をも
提供することが可能である。

【００１５】又、様々な顧客の回路を組み込んだ集積回
路を、ＴＡＴの低減やコストの低減等をより図りながら
提供するために、異なる設計方法にて設計された回路を
１つに組み込んだものが提供されている。即ち、以上述
べたようなスタンダードセル方式にて設計された回路
や、前記ゲートアレイ方式にて設計された回路や、更に
は前記ＣＰＵ等比較的規模の大きなマクロを用いて設計
されたセミカスタム方式の回路等、異なる設計方法にて
設計された回路を、１つに組み込んだ集積回路も提供さ
れている。

【００１６】

【発明が達成しようとする課題】しかしながら、前述し
たスキャンパス方式のテスト方法では、テスト対象とな
る集積回路内の回路が複雑になると、このようなテスト
に用いるスキャンレジスタに係るクロックスキューの問
題等が生じ、テスト中に誤動作が生じてしまう恐れがあ
った。

【００１７】前述のように前記スキャンパス方式のテス
ト方法は、そのテスト対象となる回路中の全てのフリッ
プフロップを１つのシフトレジスシタとしてテストする
というものであるが、テスト対象の回路が大規模とな
り、そのフリップフロップ数が増加すると、前記クロッ
クスキューの問題が生じてしまう恐れがある。特に、組
み込まれる回路がカスタム化された集積回路において
は、その集積回路内の不特定箇所にフリップフロップが
配置配線されるため、このようなクロックスキューの問
題が生じてしまう恐れが増大してしまう。

【００１８】又、前述のようにＣＰＵや該ＣＰＵにてア
クセスされるＲＡＭ等のメモリ等を備えた比較的規模の
大きな集積回路においては、前記スキャンパス方式のテ
スト方法を採用しても、テストに係る工数やコストが増
大してしまう。例えば、そのテストパターンの増大等の
問題が生じてしまう。

【００１９】本発明は、前記従来の問題点を解決するべ
くなされたもので、テストに用いるスキャンレジスタに
係るクロックスキューの問題等を低減することができる
集積回路を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、所定の設計方
法にて設計された第１種回路と、これとは異なる設計方
法にて設計された第２種回路とを１つに組み込んだ集積
回路において、主として、前記第１種回路が作り込まれ
た第１種回路領域と、主として、前記第２種回路が作り
込まれた第２種回路領域と、前記第１種回路領域と、前
記第２種回路領域との境界に設けられたスキャンレジス
タ領域とを備えることにより、前記課題を達成したもの
である。

【００２１】又、前記集積回路において、前記第１種回
路が、回路利用実績の高い動作信頼性のあるマクロを主
として利用したものであり、前記第２種回路が、カスタ
ム回路を主としたものであることにより、前記課題を達
成すると共に、そのテスト能率を向上させたものであ
る。

【００２２】

【作用】本発明は、近年増加している異なる設計方法に
て設計された回路を１つに組み込んだ集積回路における
テストに用いるスキャンレジスタに係るクロックスキュ
ーの問題等を低減するために、該スキャンレジスタとさ
れるフリップフロップの配置場所や、実際のテスト作業
を分析してなされたものである。

【００２３】実際のテスト作業の分析によれば、異なる
設計方法にて設計された回路を１つに組み込んだ集積回
路においては、同一の設計方法にて設計された回路同士
を所定の領域に作り込むことが多い。又、このような同
一の設計方法毎の回路が作り込まれた各領域毎に、種々
のテストが行われることが多い。又、所定の設計方法に
て設計された回路が作り込まれた回路領域と、これとは
異なる設計方法にて設計された回路が作り込まれた回路
領域との信号受渡部分付近に用いられるフリップフロッ
プが多くなる傾向がある。これは、前述のように各領域
毎にそのテストが行われることと関係がある。

【００２４】このような分析に基づき、本発明において
は、異なる設計方法にて設計された回路領域間の境界に
スキャンレジスタ領域を設けるようにしている。

【００２５】図１は、本発明の要旨を示すブロック図で
ある。

【００２６】この図１において集積回路１では、所定の
設計方法にて設計された第１種回路が作り込まれた第１
種回路領域１０と、これとは異なる設計方法にて設計さ
れた第２種回路が作り込まれた第２種回路領域とを備え
ている。又、これら第１種回路領域１０と第２種回路領
域２０との境界には、スキャンレジスタ領域４０が設け
られている。

【００２７】本発明においては、前記スキャンレジスタ
領域４０の如く、所定の領域に集められて、前記スキャ
ンパス方式のテストに用いられるフリップフロップが配
置されているため、スキャンレジスタに係るクロックス
キューの問題等を低減することが可能である。又、この
ような前記スキャンレジスタ領域４０の配置箇所は、も
ともとスキャンレジスタの使用頻度の高い領域であるた
め、集積度の低下等の問題が少なく、かえってテスト能
率の向上やＴＡＴの短縮等を図ることが可能である。例
えば、設計作業がかなり進んだ段階で前記第１種回路領
域１０と前記第２種回路領域２０との間に新たにスキャ
ンレジスタを必要とする場合であっても、前記スキャン
レジスタ領域４０中の未使用のものを用いることがで
き、比較的簡単な設計変更で対応することが可能であ
る。

【００２８】なお、前記第１種回路や前記第２種回路
等、本発明の対象とする所定の設計方法は特に限定され
るものではなく、例えば、前述のようなスタンダードセ
ル方式やゲートアレイ方式等の設計方法である。

【００２９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３０】図２は、本発明が適用された第１実施例の
集積回路全体の集積回路レイアウト図である。

【００３１】この図２において、前記第１実施例の集積
回路１は、ゲートアレイ領域１０aと、ハードマクロ領
域２０a とを備えている。これらゲートアレイ領域１０
a 及びハードマクロ領域２０a は、互いに異なる設計方
法にて設計された回路が作り込まれている。又、前記ハ
ードマクロ領域２０a には、ＣＰＵコア２２と、該ＣＰ
Ｕコア２２からアクセスされるＲＡＭ２３とＲＯＭ２４
とを有している。前記集積回路１は、前記ＣＰＵコア２
２にて前記ＲＯＭ２４に記憶されているプログラムを実
行することによって、又、この際前記ＲＡＭ２３を用い
ながら、ユーザの所望の機能を実現する。又、該集積回
路１は、比較的高速度で動作する機能については、前記
ゲートアレイ領域１０a において、ワイヤードロジック
にて実現される。

【００３２】このような本第１実施例の前記集積回路１
においては、図３に示されるようなスキャンレジスタ
が、前記図２のスキャンレジスタ領域４０a 及び４０b
に多数設けられている。

【００３３】該スキャンレジスタは、マルチプレクサ４
２と、フリップフロップ４４とによって構成されてい
る。該スキャンレジスタは、そのデータ入力Ｄin及びデ
ータ出力Ｄout が、前記ゲートアレイ領域１０a や前記
ハードマクロ領域２０a に作り込まれる回路に接続され
ている。例えば、前記データ入力Ｄinは前記ゲートアレ
イ領域１０a 中の回路に接続され、又前記データ出力Ｄ
out は前記ハードマクロ領域２０a 中の回路に接続され
ている。あるいは、前記データ入力Ｄinは前記ハードマ
クロ領域２０a 中の回路に接続され、前記データ出力Ｄ
out は前記ゲートアレイ領域１０a 中の回路に接続され
ている。又、前記スキャンレジスタは、他のスキャンレ
ジスタと共に、スキャン入力Ｓin及びスキャン出力Ｓou
t に係り１つのシフトレジスタの如く接続される。

【００３４】前記マルチプレクサ４２は、テスト中信号
ＴＳＴが「１」となると、前記データ入力Ｄinを、前記
フリップフロップ４４のデータ入力Ｄへと入力する。一
方、前記テスト中信号ＴＳＴが「０」となると、前記ス
キャン入力Ｓinを前記フリップフロップ４４の前記デー
タ入力Ｄへと入力する。即ち、該テスト中信号ＴＳＴが
「１」のときは「通常モード」であり、「０」のときは
「テストモード」である。なお、前記フリップフロップ
４４は、そのデータ入力Ｄから入力されたものを、クロ
ック信号ＣＫの立上り時に取り込み、これを出力Ｑとし
て出力する。

【００３５】以上説明したとおり、本第１実施例によれ
ば、前記スキャンレジスタを前記スキャンレジスタ領域
４０a 及び４０b に纏めて配置することができ、該スキ
ャンレジスタに係るクロックスキューの問題等を低減す
ることができる。又、これらスキャンレジスタ領域４０
a 及び４０b の配置位置は、実際のテスト作業上より最
適な位置となっているので、該スキャンレジスタ領域４
０a 及び４０b に設けられたスキャンレジスタは有効に
活用され、未使用のスキャンレジスタ等による集積度の
低下等の問題を避けることができる。又、前記スキャン
レジスタ領域４０a 及び４０b 中のスキャンレジスタ
は、前記ゲートアレイ領域１０a の回路と、前記ハード
マクロ領域２０a 中の回路とを独立して試験する際にも
有効に用いることが可能である。

【００３６】図４は、本発明が適用された第２実施例の
集積回路の一部分の集積回路レイアウト図である。

【００３７】この図４に示されるように、前記第２実施
例の集積回路１は、マクロ活用回路領域１０b と、カス
タム設計回路領域２０b とを備えている。前記マクロ活
用回路領域１０b は、回路利用実績の高い、動作信頼性
のあるマクロを主として利用した回路が作り込まれてい
る。一方、前記カスタム設計回路領域２０b は、新たに
設計されたカスタム回路を主としたものが作り込まれて
いる。

【００３８】又、前記マクロ活用回路領域１０b と前記
カスタム設計回路領域２０b との間には、スキャンレジ
スタ領域４０c が設けられている。前記マクロ活用回路
領域１０b の、当該集積回路１の外部との入出力部分に
は、スキャンレジスタ領域５４が設けられている。前記
カスタム設計回路領域２０b の、当該集積回路１の外部
との入出力部分には、スキャンレジスタ領域５６が設け
られている。これらスキャンレジスタ領域４０c 、５
４、５６には、前記図３に示したスキャンレジスタが多
数備えられている。

【００３９】このような構成の本第２実施例の集積回路
１によれば、既にその動作信頼性が得られている前記マ
クロ活用回路領域１０b の動作を基準として、又、前記
スキャンレジスタ領域４０c 中のスキャンレジスタを用
いて、該マクロ活用回路領域１０b と前記カスタム設計
回路領域２０b との信号の受渡しを確認しながら、新た
に設計された前記カスタム設計回路領域２０b の動作を
より能率よくテストすることができる。

【００４０】

【発明の効果】以上説明したとおり、本発明によれば、
テストに用いるスキャンレジスタに係るクロックスキュ
ーの問題等を低減することができるという優れた効果を
得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された第１実施例の集積回路全体
の集積回路レイウアト図

【図３】前記第１実施例に用いられるスキャンレジスタ
の回路図

【図４】本発明が適用された第２実施例の集積回路の一
部の集積回路レイアウト図

【図５】従来のスキャンパステスト方式の集積回路の主
回路の構成を示すブロック図

【図６】前記従来におけるクロック信号ＣＫと、テスト
用入力信号Ｘn と、フリップフロップ出力Ｑとのタイミ
ングの例を示すタイムチャート

【符号の説明】

１…集積回路 １０…第１種回路領域 １０a …ゲートアレイ領域 １０b …マクロ活用回路領域 ２０…第２種回路領域 ２０a …ハードマクロ領域 ２０b …カスタム設計回路領域 ２２…ＣＰＵコア ２３…ＲＡＭ ２４…ＲＯＭ ４０、４０a 〜４０c 、５４、５６…スキャンレジスタ
領域 ４２…マルチプレクサ ４４…フリップフロップ ５０…主回路 ５２…組合せ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定の設計方法にて設計された第１種回路
   と、これとは異なる設計方法にて設計された第２種回路
   とを１つに組み込んだ集積回路において、 主として、前記第１種回路が作り込まれた第１種回路領
   域と、 主として、前記第２種回路が作り込まれた第２種回路領
   域と、 前記第１種回路領域と、前記第２種回路領域との境界に
   設けられたスキャンレジスタ領域とを備えたことを特徴
   とする集積回路。
2. 【請求項２】請求項１において、 前記第１種回路が、回路利用実績の高い動作信頼性のあ
   るマクロを主として利用したものであり、 前記第２種回路が、カスタム回路を主としたものである
   ことを特徴とする集積回路。