JP2842334B2 - レイアウト方法 - Google Patents
レイアウト方法Info
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- JP2842334B2 JP2842334B2 JP7250630A JP25063095A JP2842334B2 JP 2842334 B2 JP2842334 B2 JP 2842334B2 JP 7250630 A JP7250630 A JP 7250630A JP 25063095 A JP25063095 A JP 25063095A JP 2842334 B2 JP2842334 B2 JP 2842334B2
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Description
【０００１】
【発明の属する技術分野】本発明はレイアウト方法に関
し、特に集積回路設計におけるタイミング制約を考慮し
たレイアウト方法に関する。
し、特に集積回路設計におけるタイミング制約を考慮し
たレイアウト方法に関する。
【０００２】
【従来の技術】集積回路の微細化，大規模化に伴ない配
線容量や配線抵抗に起因する信号の伝播遅延が無視でき
なくなってきており、それらによる回路の誤動作が問題
となってきている。この回避のために現在ではタイミン
グを考慮したレイアウト設計が一般的になってきてい
る。
線容量や配線抵抗に起因する信号の伝播遅延が無視でき
なくなってきており、それらによる回路の誤動作が問題
となってきている。この回避のために現在ではタイミン
グを考慮したレイアウト設計が一般的になってきてい
る。
【０００３】ＩＯとそれにつながるＦＦなどのセルとの
間では、特にタイミング制約が厳しく、従来は、例え
ば、情報処理学会第４３回全国大会（平成３年後期）論
文番号３Ｒ−１及び同３Ｒ−４（文献１，２）などに見
られるような、一般的なタイミングを考慮した配置手法
を用いることで上記制約を満たすようにしていた。
間では、特にタイミング制約が厳しく、従来は、例え
ば、情報処理学会第４３回全国大会（平成３年後期）論
文番号３Ｒ−１及び同３Ｒ−４（文献１，２）などに見
られるような、一般的なタイミングを考慮した配置手法
を用いることで上記制約を満たすようにしていた。
【０００４】文献１，２記載の上記の従来の一般的なレ
イアウト方法をフローチャートで示す図４を参照する
と、この従来のレイアウト方法は、まず、下地ライブラ
リとネットリスト情報とＩＯ配置情報と遅延ライブラリ
およびタイミング制約情報を入力処理プログラムで入力
する（ステップＰ１）。ここで、下地ライブラリは例え
ばゲートアレイの下地に関する情報であり、予め形成さ
れた下地が決まればその上に配置できる素子も決まるも
のである。次に、セルの仮配置プログラムでセルの仮の
配置位置を決める（ステップＰ２）。次に、配線長予測
プログラムで配置位置から配線長を予測する（ステップ
Ｐ３）。タイミング解析プログラムで予測した配線長か
ら遅延計算によるタイミング解析を行う（ステップＰ
４）。次に、配置改良プログラムでステップＰ４の解析
結果をもとに配置を改良する（ステップＰ５）。次に、
ステップ５の配置改良結果、遅延値で決まるタイミング
が制約条件を満足しているか否かのチエックを行い（ス
テップＰ６）、満足しない場合には、再びステップＰ３
に戻るというものであった。
イアウト方法をフローチャートで示す図４を参照する
と、この従来のレイアウト方法は、まず、下地ライブラ
リとネットリスト情報とＩＯ配置情報と遅延ライブラリ
およびタイミング制約情報を入力処理プログラムで入力
する（ステップＰ１）。ここで、下地ライブラリは例え
ばゲートアレイの下地に関する情報であり、予め形成さ
れた下地が決まればその上に配置できる素子も決まるも
のである。次に、セルの仮配置プログラムでセルの仮の
配置位置を決める（ステップＰ２）。次に、配線長予測
プログラムで配置位置から配線長を予測する（ステップ
Ｐ３）。タイミング解析プログラムで予測した配線長か
ら遅延計算によるタイミング解析を行う（ステップＰ
４）。次に、配置改良プログラムでステップＰ４の解析
結果をもとに配置を改良する（ステップＰ５）。次に、
ステップ５の配置改良結果、遅延値で決まるタイミング
が制約条件を満足しているか否かのチエックを行い（ス
テップＰ６）、満足しない場合には、再びステップＰ３
に戻るというものであった。
【０００５】
【発明が解決しようとする課題】上述した従来のレイア
ウト方法は、予測した配線長をもとにタイミング解析を
行なっているが、配線処理後の実際の配線長は迂回など
のため予測配線長より長くなる場合があり、したがって
実際の遅延値がレイアウト配置時の計算値を上回り制約
条件に違反してしまうことがあり得るという欠点があっ
た。
ウト方法は、予測した配線長をもとにタイミング解析を
行なっているが、配線処理後の実際の配線長は迂回など
のため予測配線長より長くなる場合があり、したがって
実際の遅延値がレイアウト配置時の計算値を上回り制約
条件に違反してしまうことがあり得るという欠点があっ
た。
【０００６】さらに、上記タイミング解析は、注目セル
の入力までに関わる全てのネットについて遅延値を計算
する必要があるため時間がかかり、制約条件数が増大す
るとそれだけ処理時間が増大するという欠点があった。
の入力までに関わる全てのネットについて遅延値を計算
する必要があるため時間がかかり、制約条件数が増大す
るとそれだけ処理時間が増大するという欠点があった。
【０００７】
【課題を解決するための手段】本発明のレイアウト方法
は、拡散ウエハ上に予め形成した複数の単位回路を予め
定めたコア領域内に規則的に配列したゲートアレイの下
地上に、設計対象回路の論理情報にしたがって配線パタ
ーンを生成することにより前記設計対象回路を形成する
レイアウト方法において、前記下地に関する情報である
下地ライブラリと、設計対象回路の論理情報対応のネッ
トリスト情報と、入出力用のＩＯバッファの配置を示す
ＩＯバッファ配置情報とを入力する第１のステップと、
前記下地ライブラリとネットリスト情報とＩＯバッファ
配置情報とから、前記ＩＯバッファに接続する第１のネ
ットに接続する第１の単位回路と、この第１の単位回路
に接続し前記第１のネットを除く第２のネットに接続す
る第２の単位回路とを列挙する第２のステップと、前記
コア領域内で前記ＩＯバッファの端子と列挙した前記第
１，第２の単位回路の各々の端子との間の距離がそれぞ
れ最小となる第１の位置、及び前記第１の単位回路と前
記第２の単位回路の各々の端子間の距離がそれぞれ最小
となる第２の位置を探索する第３のステップと、前記第
１，第２の位置情報から前記第１，第２の単位回路の各
々同志の位置が重複しないようにこれら第１，第２の単
位回路を配置する第４のステップとを含むことを特徴と
するものである。
は、拡散ウエハ上に予め形成した複数の単位回路を予め
定めたコア領域内に規則的に配列したゲートアレイの下
地上に、設計対象回路の論理情報にしたがって配線パタ
ーンを生成することにより前記設計対象回路を形成する
レイアウト方法において、前記下地に関する情報である
下地ライブラリと、設計対象回路の論理情報対応のネッ
トリスト情報と、入出力用のＩＯバッファの配置を示す
ＩＯバッファ配置情報とを入力する第１のステップと、
前記下地ライブラリとネットリスト情報とＩＯバッファ
配置情報とから、前記ＩＯバッファに接続する第１のネ
ットに接続する第１の単位回路と、この第１の単位回路
に接続し前記第１のネットを除く第２のネットに接続す
る第２の単位回路とを列挙する第２のステップと、前記
コア領域内で前記ＩＯバッファの端子と列挙した前記第
１，第２の単位回路の各々の端子との間の距離がそれぞ
れ最小となる第１の位置、及び前記第１の単位回路と前
記第２の単位回路の各々の端子間の距離がそれぞれ最小
となる第２の位置を探索する第３のステップと、前記第
１，第２の位置情報から前記第１，第２の単位回路の各
々同志の位置が重複しないようにこれら第１，第２の単
位回路を配置する第４のステップとを含むことを特徴と
するものである。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態をフロ
ーチャートで示す図１を参照すると、この図に示す本実
施の形態のレイアウト方法は、入力プログラムで下地ラ
イブラリとネットリスト情報とＩＯ配置情報とを入力す
るステップＳ１と、これら入力した情報からＩＯバッフ
ァの所属ネットに接続するセルまたはこれらセルとこれ
らセル所属ネットに接続するＩＯバッファ以外のセルを
列挙するセル列挙プログラムであるステップＳ２と、列
挙されたセルの配置実行の許容領域内でＩＯバッファの
ピンとセルのピンとの距離が最小にまたは同一ネット所
属セル同志の場合それらセルのピン間の距離が最小にそ
れぞれなるような位置を探すセル配置位置決めプログラ
ムであるステップＳ３と、それらの位置からセルどうし
が重ならないように配置する配置プログラムであるステ
ップＳ４と、ステップＳ２で列挙したセルは全て配置さ
れたか否かをチエックするステップＳ５とを含む。
ーチャートで示す図１を参照すると、この図に示す本実
施の形態のレイアウト方法は、入力プログラムで下地ラ
イブラリとネットリスト情報とＩＯ配置情報とを入力す
るステップＳ１と、これら入力した情報からＩＯバッフ
ァの所属ネットに接続するセルまたはこれらセルとこれ
らセル所属ネットに接続するＩＯバッファ以外のセルを
列挙するセル列挙プログラムであるステップＳ２と、列
挙されたセルの配置実行の許容領域内でＩＯバッファの
ピンとセルのピンとの距離が最小にまたは同一ネット所
属セル同志の場合それらセルのピン間の距離が最小にそ
れぞれなるような位置を探すセル配置位置決めプログラ
ムであるステップＳ３と、それらの位置からセルどうし
が重ならないように配置する配置プログラムであるステ
ップＳ４と、ステップＳ２で列挙したセルは全て配置さ
れたか否かをチエックするステップＳ５とを含む。
【０００９】次に、図１，ステップＳ２のセル列挙の対
象のネットリストの一例を模式的に示す図２およびステ
ップＳ３のセル配置位置決めの対象の許容領域の一例を
模式的に示す図３を参照して本実施の本実施の形態の動
作について説明すると、ステップＳ１で入力されたネッ
トリスト情報から、ステップＳ２のセル列挙プログラム
は、ＩＯバッファに接続するネットをたどり、このネッ
ト上にあるセル（説明の便宜上第１段セルと呼ぶ以下同
様）を列挙する。さらに第１段セルからネットをたど
り、このネット上にあるセル（第２段セル）を列挙す
る。これを全てのＩＯバッファについて行い、全ての第
１段セルおよび第２段セルをステップＳ３のセル配置位
置決めプログラムに渡す。図２の例では、ＩＯバッファ
５に接続するネット６をたどって第１段セル群７所属の
第１段セルであるセル７１，７２を列挙し、さらにセル
７１につながるネット８をたどって第２段セル群１０所
属の第２段セルであるセル１０１，１０２を、セル７２
につながるネット９をたどって第２段セル群１１所属の
第２段セルであるセル１１１，１１２，１１３を列挙す
る。このとき列挙した全てのセル７１，７２，１０１，
１０２，１１１，１１２，１１３をセル配置位置決めプ
ログラム（ステップＳ３）に渡す。
象のネットリストの一例を模式的に示す図２およびステ
ップＳ３のセル配置位置決めの対象の許容領域の一例を
模式的に示す図３を参照して本実施の本実施の形態の動
作について説明すると、ステップＳ１で入力されたネッ
トリスト情報から、ステップＳ２のセル列挙プログラム
は、ＩＯバッファに接続するネットをたどり、このネッ
ト上にあるセル（説明の便宜上第１段セルと呼ぶ以下同
様）を列挙する。さらに第１段セルからネットをたど
り、このネット上にあるセル（第２段セル）を列挙す
る。これを全てのＩＯバッファについて行い、全ての第
１段セルおよび第２段セルをステップＳ３のセル配置位
置決めプログラムに渡す。図２の例では、ＩＯバッファ
５に接続するネット６をたどって第１段セル群７所属の
第１段セルであるセル７１，７２を列挙し、さらにセル
７１につながるネット８をたどって第２段セル群１０所
属の第２段セルであるセル１０１，１０２を、セル７２
につながるネット９をたどって第２段セル群１１所属の
第２段セルであるセル１１１，１１２，１１３を列挙す
る。このとき列挙した全てのセル７１，７２，１０１，
１０２，１１１，１１２，１１３をセル配置位置決めプ
ログラム（ステップＳ３）に渡す。
【００１０】セル配置位置決めプログラムは、第１段セ
ルおよび第２段セルの配置許容領域（コア領域）内で、
第１段セルに関し、同一ネット上のＩＯバッファのピン
と第１段セルのピンとの間の距離が最小になる位置を求
め、ステップ４のセル配置プログラムがその位置から他
の配置済みのセルと重ならないように近傍を検索し、配
置する。これを全ての第１段セルについて行った後、再
度ステップ３では、第１段セルに関し第１段セルのピン
の位置からコア領域内で同一ネット上の第２段セルのピ
ンとの距離が最小になる位置を決め、ステップ４でその
位置から他の配置済みのセルと重ならないように近傍を
検索し、配置する。これを全ての第２段セルについて行
って、処理が終了する。ここで、上記コア領域の情報は
上述の下地ライブラリの中にあり、下地により決まる素
子配置許容領域をコア領域と呼ぶ。
ルおよび第２段セルの配置許容領域（コア領域）内で、
第１段セルに関し、同一ネット上のＩＯバッファのピン
と第１段セルのピンとの間の距離が最小になる位置を求
め、ステップ４のセル配置プログラムがその位置から他
の配置済みのセルと重ならないように近傍を検索し、配
置する。これを全ての第１段セルについて行った後、再
度ステップ３では、第１段セルに関し第１段セルのピン
の位置からコア領域内で同一ネット上の第２段セルのピ
ンとの距離が最小になる位置を決め、ステップ４でその
位置から他の配置済みのセルと重ならないように近傍を
検索し、配置する。これを全ての第２段セルについて行
って、処理が終了する。ここで、上記コア領域の情報は
上述の下地ライブラリの中にあり、下地により決まる素
子配置許容領域をコア領域と呼ぶ。
【００１１】図３の例では、ＩＯバッファ５，セル７
１，７２の各々のピン５１，７１１，７２１はそれぞれ
ネット６上にある。また、セル７１，１０１，１０２の
各々のピン７１２，ピン１０１１，１０２１はそれぞれ
ネット８上にあり、セル７２，１１１，１１２，１１３
の各々のピン７２２，１１１１，ピン１１２１，１１３
１はそれぞれネット９上にある。このとき、ピン５１，
７１１相互間が距離最小になる位置をコア領域１２内で
求め、この求めた位置付近に他のセルと重ならないよう
にセル７１を配置する。セル７２についても同様であ
る。その他の第１段セルを同様に配置した後、第２段セ
ルの配置に移る。ピン７１２，１０１１相互間が距離最
小になる位置をコア領域１２内で求め、この求めた位置
付近に他のセルと重ならないようにセル１０１を配置す
る。セル１０２，１１１，１１２，１１３についても同
様である。
１，７２の各々のピン５１，７１１，７２１はそれぞれ
ネット６上にある。また、セル７１，１０１，１０２の
各々のピン７１２，ピン１０１１，１０２１はそれぞれ
ネット８上にあり、セル７２，１１１，１１２，１１３
の各々のピン７２２，１１１１，ピン１１２１，１１３
１はそれぞれネット９上にある。このとき、ピン５１，
７１１相互間が距離最小になる位置をコア領域１２内で
求め、この求めた位置付近に他のセルと重ならないよう
にセル７１を配置する。セル７２についても同様であ
る。その他の第１段セルを同様に配置した後、第２段セ
ルの配置に移る。ピン７１２，１０１１相互間が距離最
小になる位置をコア領域１２内で求め、この求めた位置
付近に他のセルと重ならないようにセル１０１を配置す
る。セル１０２，１１１，１１２，１１３についても同
様である。
【００１２】本実施の形態の方法で配置対象とならなか
ったセルは、従来と同一方法により配置する。
ったセルは、従来と同一方法により配置する。
【００１３】本実施の形態の方法のステップＳ２より、
セルの列挙の処理は、与えられたネットリストをＩＯバ
ッファからたどるだけで可能であり、第１段セルのピン
とＩＯバッファのピンとの距離最小の位置決めは、ステ
ップＳ１で入力されたＩＯバッファの配置情報から容易
に計算でき、第１段，第２段セルのピン間の距離最小の
位置決めは、第１段セルが配置済みであるから容易に計
算できる。
セルの列挙の処理は、与えられたネットリストをＩＯバ
ッファからたどるだけで可能であり、第１段セルのピン
とＩＯバッファのピンとの距離最小の位置決めは、ステ
ップＳ１で入力されたＩＯバッファの配置情報から容易
に計算でき、第１段，第２段セルのピン間の距離最小の
位置決めは、第１段セルが配置済みであるから容易に計
算できる。
【００１４】ステップＳ３により、ＩＯバッファとセ
ル、またはセルどうしのピン間の距離を小さくできるた
め、配線処理を行った後でも配線を短く抑えることがで
き、これらの間のタイミング制約条件を守ることができ
る。
ル、またはセルどうしのピン間の距離を小さくできるた
め、配線処理を行った後でも配線を短く抑えることがで
き、これらの間のタイミング制約条件を守ることができ
る。
【００１５】したがって、本手法で配置対象となるセル
の間のタイミング解析は不要となり、この部分での配置
の処理時間が短縮できる。さらに、本手法で配置した部
分のタイミング制約条件を省くことにより、全体のタイ
ミングの制約条件数を低減することができ、従来の方法
の配置処理の時間を短縮できる。
の間のタイミング解析は不要となり、この部分での配置
の処理時間が短縮できる。さらに、本手法で配置した部
分のタイミング制約条件を省くことにより、全体のタイ
ミングの制約条件数を低減することができ、従来の方法
の配置処理の時間を短縮できる。
【００１６】例えば、ネット数２３００，ＩＯバッファ
数１４０の設計データに本実施の形態の方法を適用した
場合、従来の方法に比べ、制約条件数を１０％低減で
き、２０％の配置処理の時間短縮を行うことができた。
数１４０の設計データに本実施の形態の方法を適用した
場合、従来の方法に比べ、制約条件数を１０％低減で
き、２０％の配置処理の時間短縮を行うことができた。
【００１７】以上、本発明の実施例を説明したが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、実施の形態では対象セルの配置後、
残りセルを従来の方法のタイミング考慮の配置を行うこ
とでタイミング制約条件を満たすようにしているが、グ
ループを配置することによりタイミング制約条件を満た
すレイアウトを行うことも、本発明の主旨を逸脱しない
限り適用できることは勿論である。
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、実施の形態では対象セルの配置後、
残りセルを従来の方法のタイミング考慮の配置を行うこ
とでタイミング制約条件を満たすようにしているが、グ
ループを配置することによりタイミング制約条件を満た
すレイアウトを行うことも、本発明の主旨を逸脱しない
限り適用できることは勿論である。
【００１８】すなわち、上記実施の形態のレイアウト方
法で対象となるセルの配置後、残りセルを論理階層をも
とにグループに分割し、グループどうしの接続関係、及
び本実施の形態の方法で配置したセルとの接続関係を考
慮しながら、自動または人手によりグループを配置す
る。グループを配置することは従来からも行われていた
が、この場合、配置済みのセル位置を手掛かりに、配置
済みセルとグループとを配線長を短く抑える位置に配置
することが容易になり、タイミング制約条件を満たし易
くなる。
法で対象となるセルの配置後、残りセルを論理階層をも
とにグループに分割し、グループどうしの接続関係、及
び本実施の形態の方法で配置したセルとの接続関係を考
慮しながら、自動または人手によりグループを配置す
る。グループを配置することは従来からも行われていた
が、この場合、配置済みのセル位置を手掛かりに、配置
済みセルとグループとを配線長を短く抑える位置に配置
することが容易になり、タイミング制約条件を満たし易
くなる。
【００１９】
【発明の効果】以上説明したように、本発明のレイアウ
ト方法は、ＩＯバッファに接続する第１のネットに接続
する第１の単位回路と第２の単位回路とを列挙するステ
ップと、コア領域内でＩＯバッファの端子と列挙した第
１，第２の単位回路の各々の端子との間の距離がそれぞ
れ最小となる第１の位置または上記第１の単位回路同志
および上記第２の単位回路同志の各々の端子間の距離が
それぞれ最小となる第２の位置を探索するステップと、
上記第１，第２の位置情報から上記第１，第２の単位回
路の各々同志の位置が重複しないように配置する第４の
ステップとを含み、ＩＯバッファに直接続するセル、ま
たはＩＯバッファに直接接続するセルに直接接続するセ
ルをＩＯバッファ近くに優先的に配置するようにしたた
め、ＩＯバッファと配置セルとの間の配線長を最短に抑
制できるので、タイミング制約条件を確実に守ることが
できるという効果がある。
ト方法は、ＩＯバッファに接続する第１のネットに接続
する第１の単位回路と第２の単位回路とを列挙するステ
ップと、コア領域内でＩＯバッファの端子と列挙した第
１，第２の単位回路の各々の端子との間の距離がそれぞ
れ最小となる第１の位置または上記第１の単位回路同志
および上記第２の単位回路同志の各々の端子間の距離が
それぞれ最小となる第２の位置を探索するステップと、
上記第１，第２の位置情報から上記第１，第２の単位回
路の各々同志の位置が重複しないように配置する第４の
ステップとを含み、ＩＯバッファに直接続するセル、ま
たはＩＯバッファに直接接続するセルに直接接続するセ
ルをＩＯバッファ近くに優先的に配置するようにしたた
め、ＩＯバッファと配置セルとの間の配線長を最短に抑
制できるので、タイミング制約条件を確実に守ることが
できるという効果がある。
【００２０】また、従来の方法と併用した場合でも、タ
イミング制約条件数を低減できるため、セル配置処理時
間を短縮できるという効果がある。
イミング制約条件数を低減できるため、セル配置処理時
間を短縮できるという効果がある。
【図１】本発明のレイアウト方法の一実施の形態を示す
フローチャートである。
フローチャートである。
【図２】本実施の形態のレイアウト方法におけるセル列
挙の対象のネットリストの一例を模式的に示す図であ
る。
挙の対象のネットリストの一例を模式的に示す図であ
る。
【図３】セル配置位置決めの対象の許容領域の一例を模
式的に示す図である。
式的に示す図である。
【図４】従来のレイアウト方法の一例を示すフローチャ
ートである。
ートである。
５ ＩＯバッファ ６，８，９ ネット ７ 第１段セル群 １０，１１ 第２段セル群 ７１，７２，１０１，１０２，１１１，１１２，１１３
セル ５１，５２，７１１，７１２，７２１，７２２，１０１
１，１０２１，１１１１，１１２１，１１３１ ピン
セル ５１，５２，７１１，７１２，７２１，７２２，１０１
１，１０２１，１１１１，１１２１，１１３１ ピン
Claims (2)
- 【請求項１】 拡散ウエハ上に予め形成した複数の単位
回路を予め定めたコア領域内に規則的に配列したゲート
アレイの下地上に、設計対象回路の論理情報にしたがっ
て配線パターンを生成することにより前記設計対象回路
を形成するレイアウト方法において、 前記下地に関する情報である下地ライブラリと、設計対
象回路の論理情報対応のネットリスト情報と、入出力用
のＩＯバッファの配置を示すＩＯバッファ配置情報とを
入力する第１のステップと、 前記下地ライブラリとネットリスト情報とＩＯバッファ
配置情報とから、前記ＩＯバッファに接続する第１のネ
ットに接続する第１の単位回路と、この第１の単位回路
に接続し前記第１のネットを除く第２のネットに接続す
る第２の単位回路とを列挙する第２のステップと、 前記コア領域内で前記ＩＯバッファの端子と列挙した前
記第１，第２の単位回路の各々の端子との間の距離がそ
れぞれ最小となる第１の位置、及び前記第１の単位回路
と前記第２の単位回路の各々の端子間の距離がそれぞれ
最小となる第２の位置を探索する第３のステップと、 前記第１，第２の位置情報から前記第１，第２の単位回
路の各々同志の位置が重複しないようにこれら第１，第
２の単位回路を配置する第４のステップとを含むことを
特徴とするレイアウト方法。 - 【請求項２】 請求項１記載のレイアウト方法により前
記第１，第２の単位回路の配置の終了後、残余の単位回
路を前記論理情報における論理階層に基ずいてグループ
単位に分割し、これらグループ同志の接続関係および配
置後の前記第１，第２の単位回路との接続関係を考慮し
ながら前記グループを配置することを特徴とするレイア
ウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250630A JP2842334B2 (ja) | 1995-09-28 | 1995-09-28 | レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250630A JP2842334B2 (ja) | 1995-09-28 | 1995-09-28 | レイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991333A JPH0991333A (ja) | 1997-04-04 |
| JP2842334B2 true JP2842334B2 (ja) | 1999-01-06 |
Family
ID=17210718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250630A Expired - Fee Related JP2842334B2 (ja) | 1995-09-28 | 1995-09-28 | レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842334B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766499B1 (en) * | 2001-04-05 | 2004-07-20 | Lsi Logic Corporation | Buffer cell insertion and electronic design automation |
-
1995
- 1995-09-28 JP JP7250630A patent/JP2842334B2/ja not_active Expired - Fee Related
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| JPH0991333A (ja) | 1997-04-04 |
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