JPH04254375A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH04254375A JPH04254375A JP3015054A JP1505491A JPH04254375A JP H04254375 A JPH04254375 A JP H04254375A JP 3015054 A JP3015054 A JP 3015054A JP 1505491 A JP1505491 A JP 1505491A JP H04254375 A JPH04254375 A JP H04254375A
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- flip
- flop
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000004088 simulation Methods 0.000 abstract description 5
- 238000011144 upstream manufacturing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特にゲートアレイ，スタンダードセルを代表
とする自動で論理ブロックをチップ上に配置し、自動で
論理ブロック間を配線する製造方法に関する。
法に関し、特にゲートアレイ，スタンダードセルを代表
とする自動で論理ブロックをチップ上に配置し、自動で
論理ブロック間を配線する製造方法に関する。
【０００２】
【従来の技術】従来のフリップフロップのシフトレジス
タ構成回路は、図３に示すように、フリップフロップ５
のＱ出力の信号をフリップフロップ６のＤ入力に入力し
、フリップフロップ５とフリップフロップ６とのＣ入力
は同一の配線から接続されている。
タ構成回路は、図３に示すように、フリップフロップ５
のＱ出力の信号をフリップフロップ６のＤ入力に入力し
、フリップフロップ５とフリップフロップ６とのＣ入力
は同一の配線から接続されている。
【０００３】図４は図３に示したシフトレジスタ回路図
を半導体集積回路チップに配置した平面図である。
を半導体集積回路チップに配置した平面図である。
【０００４】あるいは図５のように、あらかじめフリッ
プフロップ７のＱ出力とフリップフロップ９のＤ入力と
の間に、遅延回路８を挿入し、フリップフロップ７とフ
リップフロップ９とのＣ入力は、同一の配線から接続さ
れていた。
プフロップ７のＱ出力とフリップフロップ９のＤ入力と
の間に、遅延回路８を挿入し、フリップフロップ７とフ
リップフロップ９とのＣ入力は、同一の配線から接続さ
れていた。
【０００５】図６は図５のシフトレジスタ回路図を半導
体集積回路チップに配置した平面図である。図６におい
て、遅延回路８も１セル分の領域を有する。
体集積回路チップに配置した平面図である。図６におい
て、遅延回路８も１セル分の領域を有する。
【０００６】
【発明が解決しようとする課題】従来の図３のようなシ
フトレジスタ構成回路では、フリップフロップ２，６間
の配線が自動で行なわれるために、配線の負荷容量等の
影響で正常な動作をしない事があった。
フトレジスタ構成回路では、フリップフロップ２，６間
の配線が自動で行なわれるために、配線の負荷容量等の
影響で正常な動作をしない事があった。
【０００７】また図５のようなフリップフロップ９のＤ
入力とＣ入力間のホールドタイムに余裕を持たせるため
に、あらかじめ遅延回路８を挿入しておくと、この遅延
回路８が必要でなかった場合も入ってしまい、実質的に
無だなセルとなり、使用セル数の増大につながるという
問題があった。
入力とＣ入力間のホールドタイムに余裕を持たせるため
に、あらかじめ遅延回路８を挿入しておくと、この遅延
回路８が必要でなかった場合も入ってしまい、実質的に
無だなセルとなり、使用セル数の増大につながるという
問題があった。
【０００８】本発明の目的は、前記問題点を解決し、正
確に動作し、かつ使用セル数が増大しないようにした半
導体集積回路の製造方法を提供することにある。
確に動作し、かつ使用セル数が増大しないようにした半
導体集積回路の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法の構成は、半導体集積回路チップに多数の論
理ブロックを配置する際、前記論理ブロックの中に、論
理的にはほぼ同一であるが、ホールドタイムの異なるタ
イプのフリップフロップを複数用意しておき、前記論理
ブロックを配置してその間の配線を行なってから、ホー
ルドタイム不足な箇所のフリップフロップをホールドタ
イムを満足するフリップフロップと入れ換えることを特
徴とする。
の製造方法の構成は、半導体集積回路チップに多数の論
理ブロックを配置する際、前記論理ブロックの中に、論
理的にはほぼ同一であるが、ホールドタイムの異なるタ
イプのフリップフロップを複数用意しておき、前記論理
ブロックを配置してその間の配線を行なってから、ホー
ルドタイム不足な箇所のフリップフロップをホールドタ
イムを満足するフリップフロップと入れ換えることを特
徴とする。
【００１０】
【実施例】図１は本発明の一実施例の製造方法で使用さ
れるシフトレジスタ（フリップフロップ列）を示すブロ
ック図、図２は図１のチップ上のセル群へのレイアウト
例を示す平面図である。
れるシフトレジスタ（フリップフロップ列）を示すブロ
ック図、図２は図１のチップ上のセル群へのレイアウト
例を示す平面図である。
【００１１】図１乃至図４を用いて、本実施例の製造方
法を説明する。
法を説明する。
【００１２】まず、図３に示すような通常シフトレジス
タ構成回路即ちフリップフロップ５とフリップフロップ
６のように同一のものを使って構成し、次に図４に示す
ように、図３の配置と配線を行なう。それから、遅延シ
ミュレーションを実行し（図示せず）、ａ点からフリッ
プフロップ６のＣ入力までの遅延時間と、ａ点からフリ
ップフロップ５を通してフリップフロップ６のＤ入力ま
での遅延時間との差が、フリップフロップ６のホールド
時間を満足していなかった時、図２の如く、自動でフリ
ップフロップ６から図１のフリップフロップ２へ入れ換
える。即ち、フリップフロップ２は、遅延回路３と共に
、同一のセルの中に組み込まれている。
タ構成回路即ちフリップフロップ５とフリップフロップ
６のように同一のものを使って構成し、次に図４に示す
ように、図３の配置と配線を行なう。それから、遅延シ
ミュレーションを実行し（図示せず）、ａ点からフリッ
プフロップ６のＣ入力までの遅延時間と、ａ点からフリ
ップフロップ５を通してフリップフロップ６のＤ入力ま
での遅延時間との差が、フリップフロップ６のホールド
時間を満足していなかった時、図２の如く、自動でフリ
ップフロップ６から図１のフリップフロップ２へ入れ換
える。即ち、フリップフロップ２は、遅延回路３と共に
、同一のセルの中に組み込まれている。
【００１３】尚、前記ホールド時間を満足した場合には
、入れ換える必要がなく、そのまま使用できる。
、入れ換える必要がなく、そのまま使用できる。
【００１４】本実施例によれば、一度論理ブロックの配
置と配線を済ませ、その配置配線結果から実際の配線長
の影響を付加した遅延シミュレーションを実行する。そ
こで、フリップフロップのデータ迄の遅延時間とクロッ
ク迄の遅延時間との遅延時間差を前記シミュレーション
上で算出し、フリップフロップのホールド時間を満足し
ない場合は、配置と配線を一度済ませた結果の中にある
該当フリップフロップを、データ入力の直前にディレィ
ゲートを追加したフリップフロップと入れかえるように
する。
置と配線を済ませ、その配置配線結果から実際の配線長
の影響を付加した遅延シミュレーションを実行する。そ
こで、フリップフロップのデータ迄の遅延時間とクロッ
ク迄の遅延時間との遅延時間差を前記シミュレーション
上で算出し、フリップフロップのホールド時間を満足し
ない場合は、配置と配線を一度済ませた結果の中にある
該当フリップフロップを、データ入力の直前にディレィ
ゲートを追加したフリップフロップと入れかえるように
する。
【００１５】
【発明の効果】以上説明したように、本発明は、同一論
理のフリップフロップを複数用意し、自動的に入れ換え
るので、設計の上流で冗長的に遅延時間を見積ることは
なく、論理設計が容易になるという効果を有する。
理のフリップフロップを複数用意し、自動的に入れ換え
るので、設計の上流で冗長的に遅延時間を見積ることは
なく、論理設計が容易になるという効果を有する。
【図１】本発明の実施例のシフトレジスタ構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示したシフトレジスタ回路を半導体集積
回路のチップにレイアウトした平面図である。
回路のチップにレイアウトした平面図である。
【図３】従来の通常のシフトレジスタ回路を示すブロッ
ク図である。
ク図である。
【図４】図３に示したシフトレジスタ回路を半導体集積
回路のチップにレイアウトした平面図である。
回路のチップにレイアウトした平面図である。
【図５】従来のあらかじめ回路設計時に対策を施したブ
ロック図である。
ロック図である。
【図６】図５の回路をチップにレイアウトした平面図で
ある。
ある。
１，２，５，６，７，９ フリップフロップ４
セル群 ３，８ 遅延回路
セル群 ３，８ 遅延回路
Claims (1)
- 【請求項１】半導体集積回路チップに多数の論理ブロッ
クを配置する際、前記論理ブロックの中に、論理的には
ほぼ同一であるが、ホールドタイムの異なるタイプのフ
リップフロップを複数用意しておき、前記論理ブロック
を配置してその間の配線を行なってから、ホールドタイ
ム不足な箇所のフリップフロップをホールドタイムを満
足するフリップフロップと入れ換えることを特徴とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015054A JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015054A JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04254375A true JPH04254375A (ja) | 1992-09-09 |
| JP2786017B2 JP2786017B2 (ja) | 1998-08-13 |
Family
ID=11878125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015054A Expired - Fee Related JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786017B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139957A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-02-06 JP JP3015054A patent/JP2786017B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139957A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2786017B2 (ja) | 1998-08-13 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980506 |
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