JPH06204437A - フロアプランナ及びフロアプラン方法 - Google Patents
フロアプランナ及びフロアプラン方法Info
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- JPH06204437A JPH06204437A JP4347720A JP34772092A JPH06204437A JP H06204437 A JPH06204437 A JP H06204437A JP 4347720 A JP4347720 A JP 4347720A JP 34772092 A JP34772092 A JP 34772092A JP H06204437 A JPH06204437 A JP H06204437A
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- inter
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Abstract
(57)【要約】
【目的】 ＣＡＤにおける半導体集積回路装置の設計に
おいて、配置配線処理が行われる前に、論理シミュレー
ションの一部を行うことによって、配置配線処理の後で
発見される不具合の量を減少させ、ターンアラウンドタ
イムが減少した半導体集積回路装置の設計方法を得る。 【構成】 フロアプランニングの処理において、セルの
グルーピング及び配置（ＳＴ１−２）がされた後、各グ
ループ間の配線が仮想的に決定される（ＳＴ１−３）。
この仮想的に決定された配線長に基づき、そのグループ
間の配線を駆動する駆動セルの駆動能力が十分であるか
を検査する（ＳＴ１−４）。そして、駆動能力が十分で
なければ、配置配線の処理が行われる前に、駆動セルの
変更が行われる（ＳＴ−５）。
おいて、配置配線処理が行われる前に、論理シミュレー
ションの一部を行うことによって、配置配線処理の後で
発見される不具合の量を減少させ、ターンアラウンドタ
イムが減少した半導体集積回路装置の設計方法を得る。 【構成】 フロアプランニングの処理において、セルの
グルーピング及び配置（ＳＴ１−２）がされた後、各グ
ループ間の配線が仮想的に決定される（ＳＴ１−３）。
この仮想的に決定された配線長に基づき、そのグループ
間の配線を駆動する駆動セルの駆動能力が十分であるか
を検査する（ＳＴ１−４）。そして、駆動能力が十分で
なければ、配置配線の処理が行われる前に、駆動セルの
変更が行われる（ＳＴ−５）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
設計方法に関する。特に、ゲートアレイやスタンダード
セル方式により半導体集積回路装置を設計する方法にお
いて用いられるフロアプランナに関する。
設計方法に関する。特に、ゲートアレイやスタンダード
セル方式により半導体集積回路装置を設計する方法にお
いて用いられるフロアプランナに関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の設計・製造
方法としては、設計・開発期間の短いゲートアレイ方式
やスタンダードセル等の方式による半導体集積回路装置
が広く使用されている。これらの方式の半導体集積回路
装置においては、バッファ回路や、フリップフロップな
どの一定の機能を有する「セル」を組み合わせることに
よって、全体の半導体集積回路装置が設計されている。
方法としては、設計・開発期間の短いゲートアレイ方式
やスタンダードセル等の方式による半導体集積回路装置
が広く使用されている。これらの方式の半導体集積回路
装置においては、バッファ回路や、フリップフロップな
どの一定の機能を有する「セル」を組み合わせることに
よって、全体の半導体集積回路装置が設計されている。
【０００３】これらの方式による半導体集積回路装置の
設計・製造においては、論理設計が終了したのちいわゆ
るフロアプランニングと呼ばれるＣＡＤ装置の機能によ
り、セルのグルーピングとセルの配置とが行われてい
る。この様子を示すフローチャートが図２に示されてい
る。
設計・製造においては、論理設計が終了したのちいわゆ
るフロアプランニングと呼ばれるＣＡＤ装置の機能によ
り、セルのグルーピングとセルの配置とが行われてい
る。この様子を示すフローチャートが図２に示されてい
る。
【０００４】図２に示されているように、ステップＳＴ
２−１における論理設計が終了すると、続いていわゆる
フロアプランニングの処理が行われる。このフロアプラ
ンニングは以下に述べるステップＳＴ２−２とステップ
ＳＴ２−３とで実行される。まず、ステップＳＴ２−２
においては、この半導体集積回路装置を構成する各セル
のグルーピングが行われる。グルーピングとは、半導体
集積回路装置を構成するセルを、同一の機能を実現する
セル毎にグループ分けをすることである。このように、
配置・配線を行う前に予め同一の機能を実現するような
密接に関連があるセルをグループ分けしておくことで配
置配線の効率化を図ることができる。次に、ステップＳ
Ｔ２−３においては、上記ステップＳＴ２−２における
グルーピングに従って、同一のグループは互いに近接す
るように各セルの配置を行う。
２−１における論理設計が終了すると、続いていわゆる
フロアプランニングの処理が行われる。このフロアプラ
ンニングは以下に述べるステップＳＴ２−２とステップ
ＳＴ２−３とで実行される。まず、ステップＳＴ２−２
においては、この半導体集積回路装置を構成する各セル
のグルーピングが行われる。グルーピングとは、半導体
集積回路装置を構成するセルを、同一の機能を実現する
セル毎にグループ分けをすることである。このように、
配置・配線を行う前に予め同一の機能を実現するような
密接に関連があるセルをグループ分けしておくことで配
置配線の効率化を図ることができる。次に、ステップＳ
Ｔ２−３においては、上記ステップＳＴ２−２における
グルーピングに従って、同一のグループは互いに近接す
るように各セルの配置を行う。
【０００５】このような、フロアプランニングが終了し
た後ステップＳＴ２−４におけるいわゆる配置・配線の
処理が行われる。この配置配線は、各セルの間の配線が
行われ、具体的な長さも算出される。
た後ステップＳＴ２−４におけるいわゆる配置・配線の
処理が行われる。この配置配線は、各セルの間の配線が
行われ、具体的な長さも算出される。
【０００６】そして、ステップＳＴ２−４における配置
配線によって求められた配線長などの数値を基にして、
ステップＳＴ２−５において論理シミュレーションが行
われる。このシミュレーションの結果、なんらかの不具
合が発見されたならば、その不具合に応じて、ステップ
ＳＴ２−１の論理設計や、ステップＳＴ２−２及び２−
３のフロアプランニングや、もしくはステップＳＴ２−
４の配置配線に戻って設計のやり直しが行われる。そし
て、ステップＳＴ２−６におけるシミュレーションの結
果が所望の機能を満足するまで以上の処理が繰り返され
る。
配線によって求められた配線長などの数値を基にして、
ステップＳＴ２−５において論理シミュレーションが行
われる。このシミュレーションの結果、なんらかの不具
合が発見されたならば、その不具合に応じて、ステップ
ＳＴ２−１の論理設計や、ステップＳＴ２−２及び２−
３のフロアプランニングや、もしくはステップＳＴ２−
４の配置配線に戻って設計のやり直しが行われる。そし
て、ステップＳＴ２−６におけるシミュレーションの結
果が所望の機能を満足するまで以上の処理が繰り返され
る。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
装置の設計・製造方法は、以上のように構成されていた
ので、論理シミュレーションは配置配線の後に行われて
いた。これは、シミュレーションにおいては実際の配線
長が決定され、その遅延時間が算出されないかぎりシミ
ュレーションを行うことができないからである。すなわ
ち、図２におけるステップＳＴ２−５における論理シミ
ュレーションは単なる論理シミュレーションではなく、
実際の配置配線による配線長の遅延時間を考慮した最終
的な機能シミュレーションである。
装置の設計・製造方法は、以上のように構成されていた
ので、論理シミュレーションは配置配線の後に行われて
いた。これは、シミュレーションにおいては実際の配線
長が決定され、その遅延時間が算出されないかぎりシミ
ュレーションを行うことができないからである。すなわ
ち、図２におけるステップＳＴ２−５における論理シミ
ュレーションは単なる論理シミュレーションではなく、
実際の配置配線による配線長の遅延時間を考慮した最終
的な機能シミュレーションである。
【０００８】ところが、一般に配置配線は極めて多量の
計算量があるため、計算機上での現実の実行時間は極め
て長いものとなる。従って、この配置配線の計算だけで
２−３日の処理時間が必要となることも多い。その結
果、従来の半導体集積回路装置の設計・製造方法におい
ては、シミュレーションによって発見された不具合を訂
正し、再びシミュレーションを行うまでに極めて長い時
間が必要であった。そのため、半導体集積回路装置の設
計・製造の全体時間の長さが長くなってしまうという問
題があった。
計算量があるため、計算機上での現実の実行時間は極め
て長いものとなる。従って、この配置配線の計算だけで
２−３日の処理時間が必要となることも多い。その結
果、従来の半導体集積回路装置の設計・製造方法におい
ては、シミュレーションによって発見された不具合を訂
正し、再びシミュレーションを行うまでに極めて長い時
間が必要であった。そのため、半導体集積回路装置の設
計・製造の全体時間の長さが長くなってしまうという問
題があった。
【０００９】本発明は上記課題に鑑みなされたもので、
その目的は、配置配線の計算処理を行う前に仮想的な配
線長を求め、これを用いて、配置配線計算処理の前に簡
易なシミュレーションを行うことにより、配置配線の処
理の後で行う論理シミュレーションを繰り返すことを減
少することができるフロアプランナ及びフロアプラン方
法を得ることである。
その目的は、配置配線の計算処理を行う前に仮想的な配
線長を求め、これを用いて、配置配線計算処理の前に簡
易なシミュレーションを行うことにより、配置配線の処
理の後で行う論理シミュレーションを繰り返すことを減
少することができるフロアプランナ及びフロアプラン方
法を得ることである。
【００１０】
【課題を解決するための手段】第１の本発明は、上述の
課題を解決するために、ＣＡＤ装置上において半導体集
積回路装置の設計において用いられるフロアプランナで
あって、半導体集積回路のセルの中で、同一の機能を実
現するセルごとにグループ分けを行なうグルーピング手
段と、前記グルーピング手段によるグループ分けの結
果、各グループにまたがるグループ間配線を決定するグ
ループ間配線決定手段と、前記グルーピング手段による
グループ分けにしたがって、同一のグループに含まれる
セルは近接するように、半導体集積回路装置の各セルの
配置を行なうセル配置手段と、前記セル配置手段による
セルの配置の後、前記グループ間配線決定手段によって
決定されたグループ間配線の配線の長さを決定するグル
ープ間配線長決定手段と、前記決定されたグループ間配
線の配線長及び前記決定されたグループ間配線に接続す
る被駆動素子と、前記決定されたグループ間配線を駆動
する素子の駆動能力とを比較し、前記素子の駆動能力が
前記配線長及び被駆動素子に合致していないときは、他
の合致する駆動能力を有する素子に変更する変更手段
と、を備えることを特徴とするフロアプランナである。
課題を解決するために、ＣＡＤ装置上において半導体集
積回路装置の設計において用いられるフロアプランナで
あって、半導体集積回路のセルの中で、同一の機能を実
現するセルごとにグループ分けを行なうグルーピング手
段と、前記グルーピング手段によるグループ分けの結
果、各グループにまたがるグループ間配線を決定するグ
ループ間配線決定手段と、前記グルーピング手段による
グループ分けにしたがって、同一のグループに含まれる
セルは近接するように、半導体集積回路装置の各セルの
配置を行なうセル配置手段と、前記セル配置手段による
セルの配置の後、前記グループ間配線決定手段によって
決定されたグループ間配線の配線の長さを決定するグル
ープ間配線長決定手段と、前記決定されたグループ間配
線の配線長及び前記決定されたグループ間配線に接続す
る被駆動素子と、前記決定されたグループ間配線を駆動
する素子の駆動能力とを比較し、前記素子の駆動能力が
前記配線長及び被駆動素子に合致していないときは、他
の合致する駆動能力を有する素子に変更する変更手段
と、を備えることを特徴とするフロアプランナである。
【００１１】第２の本発明は、上述の課題を解決するた
めに、ＣＡＤ装置上において半導体集積回路装置の設計
において用いられるフロアプラン方法であって、半導体
集積回路のセルの中で、同一の機能を実現するセルごと
にグループ分けを行なうグルーピング工程と、前記グル
ーピング工程によるグループ分けの結果、各グループに
またがるグループ間配線を決定するグループ間配線決定
工程と、前記グルーピング工程によるグループ分けにし
たがって、同一のグループに含まれるセルは近接するよ
うに、半導体集積回路装置の各セルの配置を行なうセル
配置工程と、前記セル配置工程によるセルの配置の後、
前記グループ間配線決定工程によって決定されたグルー
プ間配線の配線の長さを仮想的に決定するグループ間配
線長決定工程と、前記決定されたグループ間配線の配線
長、及び前記決定されたグループ間配線に要求される配
線遅延量と、前記決定されたグループ間配線を駆動する
セルの駆動能力とを比較し、前記セルの駆動能力が前記
配線長及び被駆動素子に合致していないときは、他の合
致する駆動能力を有するセルに変更する変更工程と、を
備えることを特徴とするフロアプラン方法である。
めに、ＣＡＤ装置上において半導体集積回路装置の設計
において用いられるフロアプラン方法であって、半導体
集積回路のセルの中で、同一の機能を実現するセルごと
にグループ分けを行なうグルーピング工程と、前記グル
ーピング工程によるグループ分けの結果、各グループに
またがるグループ間配線を決定するグループ間配線決定
工程と、前記グルーピング工程によるグループ分けにし
たがって、同一のグループに含まれるセルは近接するよ
うに、半導体集積回路装置の各セルの配置を行なうセル
配置工程と、前記セル配置工程によるセルの配置の後、
前記グループ間配線決定工程によって決定されたグルー
プ間配線の配線の長さを仮想的に決定するグループ間配
線長決定工程と、前記決定されたグループ間配線の配線
長、及び前記決定されたグループ間配線に要求される配
線遅延量と、前記決定されたグループ間配線を駆動する
セルの駆動能力とを比較し、前記セルの駆動能力が前記
配線長及び被駆動素子に合致していないときは、他の合
致する駆動能力を有するセルに変更する変更工程と、を
備えることを特徴とするフロアプラン方法である。
【００１２】
【作用】第１の本発明における変更手段は、仮想的に決
定されたグループ間配線の配線長、及びこの配線に要求
される配線遅延量とから、この配線を駆動するセルの駆
動能力が十分であるか否かを判断し、十分でない場合に
は他のより大きい駆動能力を有するセルに変更する。従
って、従来配置配線の処理の後で行われる論理シミュレ
ーションにおいて発見される駆動セルの不具合が配置配
線の処理の前に発見することができる。
定されたグループ間配線の配線長、及びこの配線に要求
される配線遅延量とから、この配線を駆動するセルの駆
動能力が十分であるか否かを判断し、十分でない場合に
は他のより大きい駆動能力を有するセルに変更する。従
って、従来配置配線の処理の後で行われる論理シミュレ
ーションにおいて発見される駆動セルの不具合が配置配
線の処理の前に発見することができる。
【００１３】第２の本発明における変更工程は、上記第
１の本発明における変更手段と同様の作用を有する。
１の本発明における変更手段と同様の作用を有する。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１５】図１は、本実施例のフロアプランナの動作
を表すフローチャートである。図１に示されているフロ
ーチャートは、図２に示されているフローチャートと同
様に、論理設計から最終的なシミュレーションが終了す
るまでの工程を表している。
を表すフローチャートである。図１に示されているフロ
ーチャートは、図２に示されているフローチャートと同
様に、論理設計から最終的なシミュレーションが終了す
るまでの工程を表している。
【００１６】まず、図１に示されているようにステップ
ＳＴ１−１においては論理設計が行われる。そしてその
後フロアプランニングの処理が行われる。本実施例にお
けるフロアプランニングの処理は図１に示されているス
テップＳＴ１−２からステップＳＴ１−５までの処理で
ある。
ＳＴ１−１においては論理設計が行われる。そしてその
後フロアプランニングの処理が行われる。本実施例にお
けるフロアプランニングの処理は図１に示されているス
テップＳＴ１−２からステップＳＴ１−５までの処理で
ある。
【００１７】まず、ステップＳＴ１−２においては、セ
ルのグルーピング・配置が行われる。このセルのグルー
ピングと配置とは従来の技術において述べた図２のステ
ップＳＴ２−２とステップＳＴ２−３における処理と全
く同様である。続いて図１のステップＳＴ１−３におい
ては上記ステップＳＴ１−２におけるグルーピングの結
果である各グループの間の配線が仮想的に決定される。
このステップにおけるグループ間の配線を仮想的に決定
することが本実施例において特徴的なことである。この
ようにグループ間の配線を後述するステップＳＴ１−６
における配置配線処理を経ることなく仮に決定したの
で、配置配線処理の前に、グループ間の配線の遅延時間
に基づく機能検査を行うことが可能である。
ルのグルーピング・配置が行われる。このセルのグルー
ピングと配置とは従来の技術において述べた図２のステ
ップＳＴ２−２とステップＳＴ２−３における処理と全
く同様である。続いて図１のステップＳＴ１−３におい
ては上記ステップＳＴ１−２におけるグルーピングの結
果である各グループの間の配線が仮想的に決定される。
このステップにおけるグループ間の配線を仮想的に決定
することが本実施例において特徴的なことである。この
ようにグループ間の配線を後述するステップＳＴ１−６
における配置配線処理を経ることなく仮に決定したの
で、配置配線処理の前に、グループ間の配線の遅延時間
に基づく機能検査を行うことが可能である。
【００１８】次に、ステップＳＴ１−４においては、上
述したステップＳＴ１−３において決定されたグループ
間の配線長に基づいて、その配線の遅延時間を予測し、
その予測時間を考慮に入れて機能シミュレーションを行
うことが可能である。そして、この機能シミュレーショ
ンの結果上述した各グループ間配線を駆動する駆動セル
の駆動能力が十分であるか否かが検査され得る。すなわ
ち、遅延時間を考慮した機能シミュレーションを行うこ
とによって、所望の機能が実現されないときには上述し
たグループ間配線の遅延時間が予想以上に大きくそれを
駆動する駆動セルの駆動能力が足りなかったことを意味
するのである。そして、このステップＳＴ１−４による
検査の結果、駆動能力が十分であると判断されたならば
後述するステップＳＴ１−６における配置配線の処理に
移行するが、駆動能力が十分ではないと判断されたなら
ば、次のステップＳＴ１−５において駆動セルの変更が
行われる。
述したステップＳＴ１−３において決定されたグループ
間の配線長に基づいて、その配線の遅延時間を予測し、
その予測時間を考慮に入れて機能シミュレーションを行
うことが可能である。そして、この機能シミュレーショ
ンの結果上述した各グループ間配線を駆動する駆動セル
の駆動能力が十分であるか否かが検査され得る。すなわ
ち、遅延時間を考慮した機能シミュレーションを行うこ
とによって、所望の機能が実現されないときには上述し
たグループ間配線の遅延時間が予想以上に大きくそれを
駆動する駆動セルの駆動能力が足りなかったことを意味
するのである。そして、このステップＳＴ１−４による
検査の結果、駆動能力が十分であると判断されたならば
後述するステップＳＴ１−６における配置配線の処理に
移行するが、駆動能力が十分ではないと判断されたなら
ば、次のステップＳＴ１−５において駆動セルの変更が
行われる。
【００１９】このステップＳＴ１−５における駆動セル
の変更においては、その駆動セルの機能は変更されず
に、駆動セルの駆動能力のみが変更される。すなわち、
駆動能力はその中に含まれるトランジスタの大きさに依
存し、駆動能力を大きくする場合には大きな面積を有す
るトランジスタを使用した駆動セルに変更する。そし
て、このステップＳＴ１−５が終了した後、次の配置配
線の処理であるステップＳＴ１−６に移行する。
の変更においては、その駆動セルの機能は変更されず
に、駆動セルの駆動能力のみが変更される。すなわち、
駆動能力はその中に含まれるトランジスタの大きさに依
存し、駆動能力を大きくする場合には大きな面積を有す
るトランジスタを使用した駆動セルに変更する。そし
て、このステップＳＴ１−５が終了した後、次の配置配
線の処理であるステップＳＴ１−６に移行する。
【００２０】配置配線工程であるステップＳＴ１−６か
ら後の処理は図２において示した従来の処理と全く同様
である。すなわち、このステップＳＴ１−６において配
置配線処理が行われ、次のステップＳＴ１−７において
論理シミュレーションが行われる。この論理シミュレー
ションは、図２におけるステップＳＴ２−５における論
理シミュレーションと同一である。
ら後の処理は図２において示した従来の処理と全く同様
である。すなわち、このステップＳＴ１−６において配
置配線処理が行われ、次のステップＳＴ１−７において
論理シミュレーションが行われる。この論理シミュレー
ションは、図２におけるステップＳＴ２−５における論
理シミュレーションと同一である。
【００２１】ステップＳＴ１−８においても、図２にお
けるステップＳＴ２−６と同様にシミュレーションの結
果が所望の機能を満足しているか否かが検査され、なん
らかの不具合が発見されたならば、その不具合に応じて
上述した論理設計であるステップＳＴ１−１かもしくは
フロアプランニング処理の入口であるステップＳＴ１−
２か、又は配置配線の処理であるステップＳＴ１−６に
再び移行する。
けるステップＳＴ２−６と同様にシミュレーションの結
果が所望の機能を満足しているか否かが検査され、なん
らかの不具合が発見されたならば、その不具合に応じて
上述した論理設計であるステップＳＴ１−１かもしくは
フロアプランニング処理の入口であるステップＳＴ１−
２か、又は配置配線の処理であるステップＳＴ１−６に
再び移行する。
【００２２】このように、本実施例においてもステップ
ＳＴ１−７における論理シミュレーション自体は、従来
の図２におけるステップＳＴ２−５における論理シミュ
レーションと同様であるが、本実施例におけるステップ
ＳＴ１−４及びステップＳＴ１−５における駆動セルの
変更によって駆動セルの駆動能力がグループ間配線に適
合しないことによる不具合はこのステップＳＴ１−７に
おけるシミュレーションで発見されることはないと期待
される。従って、ステップＳＴ１−８においてシミュレ
ーションの結果に不具合が発生し、再び論理設計（ステ
ップＳＴ１−１）等に処理が戻る回数を減らすことが可
能である。本実施例において特徴的なことは、従来、設
計の不具合が全てＳＴ１−８におけるシミュレーション
の結果を判断する工程においてチェックされていたの
が、新たにフロアプランニング処理においてグループ間
の配線を仮想的に決定したのでこの仮想的に決定した配
線に基づきグループ間配線に基づくシミュレーションを
行うことができたことである。この結果、このグループ
間の配線を駆動する駆動セルの駆動能力が不十分である
場合には、他の駆動能力の異なる駆動セルに変更するこ
とが可能である。
ＳＴ１−７における論理シミュレーション自体は、従来
の図２におけるステップＳＴ２−５における論理シミュ
レーションと同様であるが、本実施例におけるステップ
ＳＴ１−４及びステップＳＴ１−５における駆動セルの
変更によって駆動セルの駆動能力がグループ間配線に適
合しないことによる不具合はこのステップＳＴ１−７に
おけるシミュレーションで発見されることはないと期待
される。従って、ステップＳＴ１−８においてシミュレ
ーションの結果に不具合が発生し、再び論理設計（ステ
ップＳＴ１−１）等に処理が戻る回数を減らすことが可
能である。本実施例において特徴的なことは、従来、設
計の不具合が全てＳＴ１−８におけるシミュレーション
の結果を判断する工程においてチェックされていたの
が、新たにフロアプランニング処理においてグループ間
の配線を仮想的に決定したのでこの仮想的に決定した配
線に基づきグループ間配線に基づくシミュレーションを
行うことができたことである。この結果、このグループ
間の配線を駆動する駆動セルの駆動能力が不十分である
場合には、他の駆動能力の異なる駆動セルに変更するこ
とが可能である。
【００２３】このように、本実施例によればグループ間
配線に起因する不具合を、ステップＳＴ１−６における
配置配線の処理の前にできるだけ検出し、更に、駆動セ
ルの駆動能力の変更が必要な場合には適宜駆動セルを変
更したので、処理時間の膨大な配置配線処理を行う回数
を減少させることができる。従って、本実施例によれば
半導体集積回路装置の設計から製造完了までのいわゆる
ターンアラウンドタイムを短縮化することができる。
配線に起因する不具合を、ステップＳＴ１−６における
配置配線の処理の前にできるだけ検出し、更に、駆動セ
ルの駆動能力の変更が必要な場合には適宜駆動セルを変
更したので、処理時間の膨大な配置配線処理を行う回数
を減少させることができる。従って、本実施例によれば
半導体集積回路装置の設計から製造完了までのいわゆる
ターンアラウンドタイムを短縮化することができる。
【００２４】
【発明の効果】以上述べたように、本発明によれば、半
導体集積回路装置の設計・製造工程において、配置配線
の処理が行われる前に、フロアプランナにおいて各グル
ープの間の配線を仮想的に決定し、この仮想的に決定し
たグループ間の配線に基づきシミュレーションを行った
ので、グループ間配線を駆動する駆動セルの検査をする
ことが可能である。従って、従来配置配線処理の後でシ
ミュレーションによって検査されていた検査事項の一部
が配置配線処理の前に行うことができ、処理時間の長い
配置配線処理を行う回数を減らすことが可能なフロアプ
ランナ、もしくはフロアプラン方法が得られる。
導体集積回路装置の設計・製造工程において、配置配線
の処理が行われる前に、フロアプランナにおいて各グル
ープの間の配線を仮想的に決定し、この仮想的に決定し
たグループ間の配線に基づきシミュレーションを行った
ので、グループ間配線を駆動する駆動セルの検査をする
ことが可能である。従って、従来配置配線処理の後でシ
ミュレーションによって検査されていた検査事項の一部
が配置配線処理の前に行うことができ、処理時間の長い
配置配線処理を行う回数を減らすことが可能なフロアプ
ランナ、もしくはフロアプラン方法が得られる。
【図１】本発明の好適な実施例であるフロアプランナを
適用した半導体集積回路装置の設計の流れを表すフロー
チャートである。
適用した半導体集積回路装置の設計の流れを表すフロー
チャートである。
【図２】従来の半導体集積回路装置の設計の流れを示す
フローチャートである。
フローチャートである。
ＳＴ１−３ グループ間配線仮決定工程 ＳＴ１−４ 駆動セル試験工程 ＳＴ１−５ 駆動セルの変更工程
Claims (2)
- 【請求項１】 ＣＡＤ装置上において半導体集積回路装
置の設計において用いられるフロアプランナであって、 半導体集積回路のセルの中で、同一の機能を実現するセ
ルごとにグループ分けを行なうグルーピング手段と、 前記グルーピング手段によるグループ分けの結果、各グ
ループにまたがるグループ間配線を決定するグループ間
配線決定手段と、 前記グルーピング手段によるグループ分けにしたがっ
て、同一のグループに含まれるセルは近接するように、
半導体集積回路装置の各セルの配置を行なうセル配置手
段と、 前記セル配置手段によるセルの配置の後、前記グループ
間配線決定手段によって決定されたグループ間配線の配
線の長さを仮想的に決定するグループ間配線長決定手段
と、 前記決定されたグループ間配線の配線長、及び前記決定
されたグループ間配線に要求される配線遅延量と、前記
決定されたグループ間配線を駆動するセルの駆動能力と
を比較し、前記セルの駆動能力が前記配線長及び被駆動
素子に合致していないときは、他の合致する駆動能力を
有するセルに変更する変更手段と、 を備えることを特徴とするフロアプランナ。 - 【請求項２】 ＣＡＤ装置上において半導体集積回路装
置の設計において用いられるフロアプラン方法であっ
て、 半導体集積回路のセルの中で、同一の機能を実現するセ
ルごとにグループ分けを行なうグルーピング工程と、 前記グルーピング工程によるグループ分けの結果、各グ
ループにまたがるグループ間配線を決定するグループ間
配線決定工程と、 前記グルーピング工程によるグループ分けにしたがっ
て、同一のグループに含まれるセルは近接するように、
半導体集積回路装置の各セルの配置を行なうセル配置工
程と、 前記セル配置工程によるセルの配置の後、前記グループ
間配線決定工程によって決定されたグループ間配線の配
線の長さを仮想的に決定するグループ間配線長決定工程
と、 前記決定されたグループ間配線の配線長、及び前記決定
されたグループ間配線に要求される配線遅延量と、前記
決定されたグループ間配線を駆動するセルの駆動能力と
を比較し、前記セルの駆動能力が前記配線長及び被駆動
素子に合致していないときは、他の合致する駆動能力を
有するセルに変更する変更工程と、 を備えることを特徴とするフロアプラン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347720A JPH06204437A (ja) | 1992-12-28 | 1992-12-28 | フロアプランナ及びフロアプラン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347720A JPH06204437A (ja) | 1992-12-28 | 1992-12-28 | フロアプランナ及びフロアプラン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204437A true JPH06204437A (ja) | 1994-07-22 |
Family
ID=18392133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347720A Pending JPH06204437A (ja) | 1992-12-28 | 1992-12-28 | フロアプランナ及びフロアプラン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204437A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123850A (ja) * | 1994-10-27 | 1996-05-17 | Kofu Nippon Denki Kk | 回路最適化装置 |
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| US7017134B2 (en) | 2003-05-08 | 2006-03-21 | Renesas Technology Corp. | Automatic floor-planning method capable of shortening floor-plan processing time |
-
1992
- 1992-12-28 JP JP4347720A patent/JPH06204437A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123850A (ja) * | 1994-10-27 | 1996-05-17 | Kofu Nippon Denki Kk | 回路最適化装置 |
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| US6842045B2 (en) | 2000-05-19 | 2005-01-11 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| US6859917B2 (en) | 2000-05-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| US7017134B2 (en) | 2003-05-08 | 2006-03-21 | Renesas Technology Corp. | Automatic floor-planning method capable of shortening floor-plan processing time |
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