JP2943709B2 - 論理回路修正装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延改善を目的と
して大線長パスへ中継バッファを挿入する論理回路修正
装置に関する。

【０００２】

【従来の技術】ＬＳＩのような複雑な論理回路の回路設
計では、階層設計を行い、論理的な単位としての論理回
路ブロックを集約してチップレベルのネットリストとし
ている。ところで、論理回路ブロック間の大線長パスに
対しては、従来から遅延改善の目的で中継バッファを挿
入するということが行われているが、従来は、中継バッ
ファの挿入処理をレイアウトフェーズで行うようにして
いた（例えば、特開平４−２３３４７号公報）。

【０００３】

【発明が解決しようとする課題】上述したように、従来
は、膨大な処理時間が必要となるレイアウトフェーズに
於いて、中継バッファの挿入処理を行うようにしている
ため、中継バッファの挿入結果を設計者が得るまでにか
なりの時間を要するという問題があった。

【０００４】そこで、本発明の目的は、回路設計者が中
継バッファの挿入結果を得るまでの時間を短くすること
ができる論理回路修正装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は上記目的を達成
すると共に、論理を反転させてしまう構成の中継バッフ
ァの挿入を防ぐため、中継バッファ挿入指示を解析して
中継バッファを挿入する挿入対象ネットを求めると共に
中継バッファの構成を求め、中継バッファが奇数段のイ
ンバータを含む場合にはエラーメッセージを出力する挿
入指示解析部と、該挿入指示解析部で構成を求めた中継
バッファが奇数段のインバータを含まない場合、論理合
成処理によって得られたネットリスト中の、前記挿入指
示解析部で求められた挿入対象ネットに中継バッファを
挿入する中継バッファ挿入処理部とを備えている。

【０００６】上記した構成に於いては、挿入指示解析部
が中継バッファ挿入指示を解析して中継バッファを挿入
する挿入対象ネットを求めると共に中継バッファの構成
を求め、中継バッファが奇数段のインバータを含む場合
にはエラーメッセージを出力する。挿入指示解析部で構
成を求めた中継バッファが奇数段のインバータを含まな
い場合は、中継バッファ挿入処理部が論理合成処理によ
って得られたネットリスト中の挿入対象ネットに中継バ
ッファを挿入する。

【０００７】

【０００８】

【０００９】更に、本発明は、設計ルール上、中継バッ
ファが挿入されているネットを接続することができない
ピンに、中継バッファが挿入されているネットが接続さ
れないようにするため、前記中継バッファ挿入処理部
は、前記挿入指示解析部で求められた挿入対象ネット
が、設計ルール上、中継バッファを挿入したネットを接
続することができないピンに接続されているか否かを調
べ、中継バッファを挿入したネットを接続できないピン
に接続されている場合はエラーメッセージを出力し、接
続されていない場合は中継バッファを挿入する構成を備
えている。

【００１０】上記した構成に於いては、中継バッファ挿
入指示によって中継バッファの挿入を指示されたネット
が、設計ルール上、中継バッファを挿入したネットを接
続できないピンに接続されているとき、中継バッファ挿
入処理部からエラーメッセージが出力される。

【００１１】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００１２】図１は本発明の実施例のブロック図であ
り、論理回路修正装置１と、論理合成処理部２と、ネッ
トリストファイル３と、主記憶装置４と、ネットリスト
ファイル５と、レイアウト処理部６とから構成されてい
る。

【００１３】論理合成処理部２は、論理合成を行うこと
によりチップレベルのネットリストを生成し、生成した
ネットリストをネットリストファイル３に格納する機能
を有する。

【００１４】論理回路修正装置１は、回路情報入力部１
１と、挿入指示解析部１２と、中継バッファ挿入処理部
１３と、回路情報出力部１４と、中継バッファ挿入指示
ファイル１５と、ライブラリ１６とを備えている。

【００１５】回路情報入力部１１は、ネットリストファ
イル３に格納されているチップレベルのネットリストを
主記憶装置４に格納する機能を有する。

【００１６】中継バッファ挿入指示ファイル１５には、
設計者がネットリストに基づいて記述した中継バッファ
挿入指示が格納されている。

【００１７】挿入指示解析部１２は、中継バッファ挿入
指示ファイル１５に格納されている中継バッファ挿入指
示を解析し、中継バッファを挿入する挿入対象ネット，
挿入する中継バッファの構成を求める機能等を有する。

【００１８】ライブラリ１６には、中継バッファとして
使用する各基本論理回路のシンボル情報，ピン情報等が
格納されている。

【００１９】中継バッファ挿入処理部１３は、主記憶装
置４に格納されているネットリスト中の、挿入指示解析
部１２が求めた挿入対象ネットに中継バッファを挿入す
る機能等を有する。

【００２０】回路情報出力部１４は、中継バッファを挿
入した後のネットリストをネットリストファイル５に出
力する機能を有する。

【００２１】図２は中継バッファ挿入指示ファイル１５
に格納された中継バッファ挿入指示の一例を示した図で
ある。

【００２２】図２に於いて、「＃」で始まる行２１，２
２はコメント行である。

【００２３】行２３のキーワード「ＢＵＦ」は、その後
ろに記述されている名前の基本論理回路がノンインバー
タバッファであることを宣言するものであり、この例で
は、名前「ＢＧ００」の基本論理回路がノンインバータ
バッファであることを宣言している。行２４のキーワー
ド「ＩＮＶ」は、その後ろに記述されている名前の基本
論理回路がインバータであることを宣言するものであ
り、この例では、名前「ＩＧ００」，「ＩＧ０１」の基
本論理回路がインバータであることを宣言している。

【００２４】行２５のキーワード「ＥＸＰ」は、その後
ろに名前が記述されているネットを中継バッファ挿入禁
止ネットにすることを指示するコマンドである。この例
では、ネットの名前が、任意の０文字以上とのマッチを
意味する「／＊」を用いて「／＊ＣＬＫ／＊」と正規表
現されているので、名前に「ＣＬＫ」という文字列を含
むネットが中継バッファ挿入禁止ネットとされる。

【００２５】行２６のキーワード「ＡＤＤ」は、その行
に名前が記述されているロード多分岐ネットのロード側
それぞれに、その行に名前が記述されている論理基本回
路を挿入することを指示するコマンドである。この例で
は、ネットの名前として「ＡＢＣ＋００」が、基本論理
回路の名前として「ＩＧ００」，「ＩＧ０１」が記述さ
れているので、図３（Ａ），（Ｂ）に示すように、名前
「ＡＢＣ＋００」のネットのロード側それぞれに、名前
「ＩＧ００」，「ＩＧ０１」の基本論理回路から構成さ
れる中継バッファが挿入される。尚、図３に於いて、ソ
ースモジュール３１は、ネットのソース側につながる論
理回路ブロックであり、ロードモジュール３２〜３４
は、ネットのロード側につながる論理回路ブロックであ
る。

【００２６】行２７のキーワード「ＡＤＤ２」は、その
行に名前が記述されているロード多分岐ネットの分岐前
の部分に、その行に名前が記述されている第１，第２の
基本論理回路の内の第１の基本論理回路を挿入し、分岐
後の部分に第２の基本論理回路を挿入することを指示す
るコマンドである。この例では、ネットの名前が、任意
の１文字とのマッチを意味する「／？」を用いて「ＤＥ
Ｆ（／？）＋００」と表現されており、また、第１，第
２の基本論理回路の名前として「ＢＧ００」，「ＢＧ０
０」が記述されているので、図４（Ａ），（Ｂ）に示す
ように、例えば、名前「ＤＥＦ（０）＋００」（正規表
現「ＤＥＦ（／？）＋００」によって表される名前の１
つ）のネットの分岐前の部分，分岐後の部分にそれぞれ
名前「ＢＧ００」の基本論理回路が中継バッファとして
挿入される。尚、図４に於いて、４１はソースモジュー
ルを示し、４２〜４４はロードモジュールを示してい
る。

【００２７】行２８のキーワード「ＡＤＤＳ」は、その
行に名前が記述されているロード多分岐ネットの分岐後
の部分の内の、接続されているロードモジュールが内部
に分岐を有する部分に、その行に名前が記述されている
基本論理回路を中継バッファとして挿入することを指示
するコマンドである。この例では、ネットの名前として
「ＧＨＩ／＊」が、基本論理回路の名前として「ＩＧ０
１」，「ＩＧ０１」が記述されているので、図５
（Ａ），（Ｂ）に示すように、例えば名前「ＧＨＩ／０
０」（正規表現「ＧＨＩ／＊」によって表される名前の
１つ）のネットの分岐後の部分の内の、ロードモジュー
ル５２，５４に対応する部分に名前「ＩＧ０１」の基本
論理回路が２個、中継バッファとして挿入される。尚、
図５に於いて、５１はソースモジュール、５３はロード
モジュールを示している。また、行２８は、遅延改善を
目的として中継バッファの挿入を指示するものではな
く、ファンアウト数の関係から中継バッファの挿入を指
示するものである。

【００２８】図６は挿入指示解析部１２の処理例を示す
流れ図、図７は中継バッファ挿入処理部１３の処理例を
示す流れ図であり、以下各図を参照して本実施例の動作
を説明する。

【００２９】論理回路修正装置１が起動されると、先
ず、回路情報入力部１１がネットリストファイル３から
チップレベルのネットリストを読み出し、読み出したネ
ットリストを主記憶装置４に格納する。

【００３０】その後、挿入指示解析部１２が中継バッフ
ァ挿入指示ファイル１５から中継バッファ挿入指示を１
行読み込み、解析を行う（図６，Ｓ１〜Ｓ３）。

【００３１】そして、読み込んだ行が、中継バッファの
挿入を指示する行でない場合（Ｓ４がｎｏ）は、次の１
行を読み込む（Ｓ１）。ここで、中継バッファの挿入を
指示しない行としては、コメント行，空行，或いは図２
に示す行２３，２４のような宣言を行う行などがある。

【００３２】また、読み込んだ行が中継バッファの挿入
を指示する行の場合（Ｓ４がｙｅｓ）は、挿入指示され
た中継バッファが奇数段のインバータを含むか否かをチ
ェックする（Ｓ５）。そして、奇数段のインバータを含
むと判断した場合（Ｓ５がｙｅｓ）は、エラーメッセー
ジを出力した後（Ｓ７）、アボートする。また、奇数段
のインバータを含まないと判断した場合（Ｓ５がｎｏ）
は、中継バッファ挿入処理部１３に制御を渡すと共に、
Ｓ３の解析結果を渡す（Ｓ６）。ここで、奇数段のイン
バータを含むか否かをチェックするのは、もし、奇数段
のインバータを含む中継バッファをネットに挿入する
と、論理が反転してしまうからである。また、Ｓ６に於
いて中継バッファ挿入処理部１３に渡す解析結果には、
挿入コマンドの種類，中継バッファを挿入する挿入対象
ネットの名前，及び挿入する中継バッファを構成する基
本論理回路の名前が含まれている。

【００３３】挿入指示解析部１２は、上述した処理を未
処理の行がなくなるまで（Ｓ２がｎｏ）、繰り返し行
う。

【００３４】中継バッファ挿入処理部１３は、挿入指示
解析部１２から解析結果が渡されると、解析結果に含ま
れているネットの名前（正規表現されている場合はそれ
を考慮して）に基づいて主記憶装置４に格納されている
ネットリストを検索し、挿入対象ネットを１つ探す（図
７，Ｓ１１）。

【００３５】次いで、Ｓ１１で探し出した挿入対象ネッ
トにつながるピンの中に、そのピンとつながっているネ
ットに中継バッファを挿入すると、設計ルールに違反す
ることになってしまうピンがあるか否かを判断する（Ｓ
１３，Ｓ１４）。そして、設計ルールに違反することに
なってしまうピンが存在すると判断した場合（Ｓ１４が
ｙｅｓ）は、エラーメッセージを出力し（Ｓ１５）、ア
ボートする。尚、Ｓ１４の処理に関係する設計ルールと
しては、例えば、ＬＳＩの入出力端子につながるネット
には特別な入出力バッファを用いなければならないの
で、それとつながるネットには中継バッファを挿入でき
ないといったものや、双方向性ピンと接続するネットに
は中継バッファを挿入できないといったものがある。

【００３６】また、設計ルールに違反することになって
しまうピンが存在しないと判断した場合（Ｓ１３がｎ
ｏ）は、ライブラリ１６から中継バッファを構成する各
基本論理回路のシンボル情報，ピン情報等を取得し、そ
れらと挿入指示解析部１２から渡された挿入コマンドの
種類とに基づいて、主記憶装置４に格納されているネッ
トリスト中の挿入対象ネットに中継バッファを挿入する
（Ｓ１６，Ｓ１７）。

【００３７】その後、中継バッファ挿入処理部１３は、
挿入指示解析部１２から渡された解析結果に含まれてい
るネットの名前に基づいて主記憶装置４に格納されてい
るネットリストを検索し、挿入対象ネットを１つ探す
（Ｓ１１）。挿入対象ネットを探し出せた場合（Ｓ１２
がｙｅｓ）は、中継バッファ挿入処理部１３は前述した
と同様の処理を行い、探し出せなかった場合（Ｓ１２が
ｎｏ）は、挿入指示解析部１２に制御を戻す。

【００３８】回路情報出力部１４は、挿入指示解析部１
２の処理が終了すると、中継バッファが挿入されたネッ
トリストを主記憶装置４から読み出し、ネットリストフ
ァイル５に格納する。

【００３９】レイアウト処理部６は、ネットリストファ
イル５に格納されているネットリストに基づいてレイア
ウト処理を行う。

【００４０】次に、中継バッファ挿入指示ファイル１５
に、図２に示す中継バッファ挿入指示が格納されている
場合を例にとって、本実施例の動作を説明する。

【００４１】先ず、回路情報入力部１１が、論理合成処
理部２が生成したネットリストファイル３からチップレ
ベルのネットリストを読み出し、それを主記憶装置４に
格納する。

【００４２】次に、挿入指示解析部１２が、中継バッフ
ァ挿入指示ファイル１５から図２に示す行２１を読み込
み、解析する（図６，Ｓ１，Ｓ３）。解析の結果、行２
１がコメント行であることが分かるので、挿入指示解析
部１２は、次の行２２を読み込み、その行２２を解析す
る（Ｓ４がｎｏ，Ｓ１，Ｓ３）。解析の結果、行２２も
コメント行であることが分かるので、挿入指示解析部１
２は次の行２３を読み込み、解析する（Ｓ４がｎｏ，Ｓ
１，Ｓ３）。行２３を解析することにより、挿入指示解
析部１２は、名前「ＢＧ００」の基本論理回路がノンイ
ンバータバッファであることを認識する。

【００４３】この行２３も中継バッファの挿入を指示す
る行でないので（Ｓ４がｎｏ）、挿入指示解析部１２
は、次の行２４を読み込み、解析する（Ｓ１，Ｓ３）。
行２４を解析することにより、挿入指示解析部１２は、
名前「ＩＧ００」，「ＩＧ０１」の基本論理回路がイン
バータであることを認識する。

【００４４】行２４も中継バッファの挿入を指示する行
でないので（Ｓ４がｎｏ）、次の行２５を読み込み、解
析する（Ｓ１，Ｓ３）。行２５を解析することにより、
挿入指示解析部１２は、名前「／＊ＣＬＫ／＊」のネッ
トが中継バッファ挿入禁止ネットであることを認識す
る。つまり、名前に「ＣＬＫ」という文字列を含むネッ
トが中継バッファ挿入禁止ネットとされたことを認識す
る。

【００４５】行２５も中継バッファの挿入を指示する行
でないので（Ｓ４がｎｏ）、次の行２６を読み込み、解
析する（Ｓ１，Ｓ３）。行２６を解析することにより、
挿入指示解析部１２は、挿入コマンドの種類が「ＡＤ
Ｄ」，挿入対象ネットの名前が「ＡＢＣ＋００」，挿入
する中継バッファが名前「ＩＧ００」，「ＩＧ０１」の
基本論理回路から構成されるものであることを認識す
る。

【００４６】行２６は、中継バッファの挿入を指示する
行であるので（Ｓ４がｙｅｓ）、挿入指示解析部１２
は、その行２６によって挿入が指示されている中継バッ
ファが、奇数段のインバータを含むものなのか否かを判
断する（Ｓ５）。この例の場合、中継バッファは、名前
「ＩＧ００」，「ＩＧ０１」の２段のインバータによっ
て構成されるものであるので（Ｓ５がｎｏ）、挿入指示
解析部１２は、中継バッファ挿入処理部１３へ制御を渡
すと共に、Ｓ３の解析結果を中継バッファ挿入処理部１
３へ渡す（Ｓ６）。

【００４７】中継バッファ挿入処理部１３は、挿入指示
解析部１２から制御が渡され、更に、行２６の解析結果
が渡されると、解析結果に含まれている挿入対象ネット
の名前「ＡＢＣ＋００」に基づいて主記憶装置４に格納
されているネットリストを検索し、挿入対象ネットを１
つ探す（図７，Ｓ１１）。

【００４８】次いで、Ｓ１１で探し出した挿入対象ネッ
トにつながるピンの中に、そのピンとつながっているネ
ットに中継バッファを挿入すると、設計ルールに違反す
ることになってしまう入出力外部ピン，双方向性ピン，
電源ピン等のピンがあるか否かを判断する（Ｓ１３，Ｓ
１４）。

【００４９】そして、設計ルールに違反するようなピン
がある場合（Ｓ１４がｙｅｓ）は、エラーメッセージを
出力した後（Ｓ１５）、アボートする。

【００５０】また、設計ルールに違反するようなピンが
ない場合（Ｓ１３がｎｏ）は、挿入指示解析部１２から
渡された解析結果に含まれている基本論理回路の名前
「ＩＧ００」，「ＩＧ０１」に基づいてライブラリ１６
を検索し、その基本論理回路のシンボル情報，ピン情報
等を取得する（Ｓ１６）。その後、取得した情報と挿入
指示解析部１２から渡された解析結果に含まれている挿
入コマンドの種類「ＡＤＤ」とに基づいて、図３
（Ａ），（Ｂ）に示すように、名前「ＡＢＣ＋００」の
ネットのロード側それぞれに、名前「ＩＧ００」，「Ｉ
Ｇ０１」の基本論理回路から構成される中継バッファを
挿入する（Ｓ１７）。

【００５１】その後、中継バッファ挿入処理部１３は、
名前「ＡＢＣ＋００」に基づいて主記憶装置４に格納さ
れているネットリストを検索することにより、中継バッ
ファの挿入が済んでいない挿入対象ネットを探すが（Ｓ
１１）、名前「ＡＢＣ＋００」は正規表現でなく、既に
該当するネットを探し出しているので、Ｓ１２の判断結
果がｎｏとなり、制御が挿入指示解析部１２に戻され
る。

【００５２】挿入指示解析部１２は、制御が戻される
と、次の行２７を読み込み、解析する（図６，Ｓ１，Ｓ
３）。行２７を解析することにより、挿入指示解析部１
２は、挿入コマンドの種類が「ＡＤＤ２」，挿入対象ネ
ットの名前が「ＤＥＦ（／？）＋００」，中継バッファ
を構成する第１，第２の基本論理回路の名前が共に「Ｂ
Ｇ００」であることを認識する。

【００５３】その後、挿入指示解析部１２は、行２７が
中継バッファの挿入を指示する行であることから（Ｓ４
がｙｅｓ）、行２７によって挿入が指示されている中継
バッファが、奇数段のインバータを含むものなのか否か
を判断する（Ｓ５）。この例の場合、中継バッファは、
名前が「ＢＧ００」のノンインバータバッファによって
構成されているので、Ｓ５の判断結果はｎｏとなる。そ
の結果、中継バッファ挿入処理部１３へ制御が渡され、
行２７の解析結果が中継バッファ挿入処理部１３に渡さ
れる。

【００５４】中継バッファ挿入処理部１３は、制御が渡
されると、解析結果に含まれている挿入対象ネットの名
前「ＤＥＦ（／？）＋００」に基づいて主記憶装置４に
格納されているネットリストを検索し、挿入対象ネット
を１つ探す（図７，Ｓ１１）。今、例えば、挿入対象ネ
ットとして名前「ＤＥＦ（０）＋００」のネットが探し
出されたとする。

【００５５】次いで、Ｓ１１で探し出した挿入対象ネッ
トにつながるピンの中に、設計ルールに違反するような
ピンが存在するか否かを判断する（Ｓ１３，Ｓ１４）。

【００５６】今、設計ルールに違反するようなピンがな
かったとすると（Ｓ１３がｎｏ）、中継バッファ挿入処
理部１３は、挿入指示解析部１２から渡された基本論理
回路の名前「ＢＧ００」に基づいてライブラリ１６を検
索し、その基本論理回路のシンボル情報，ピン情報等を
取得する（Ｓ１６）。その後、取得した情報と挿入指示
解析部１２から渡された解析結果に含まれている挿入コ
マンドの種類「ＡＤＤ２」とに基づいて、図４（Ａ），
（Ｂ）に示すように、名前「ＤＥＦ（０）＋００」のネ
ットに名前「ＢＧ００」の基本論理回路を中継バッファ
として挿入する。

【００５７】その後、中継バッファ挿入処理部１３は、
正規表現されたネットの名前「ＤＥＦ（／？）＋００」
に基づいて主記憶装置４に格納されているネットリスト
を検索することにより、中継バッファの挿入が済んでい
ない挿入対象ネットを探す（Ｓ１１）。

【００５８】そして、中継バッファの挿入が済んでいな
い挿入対象ネットを探し出せた場合（Ｓ１２がｙｅｓ）
は、前述したと同様の処理を行い、探し出せなかった場
合（Ｓ１２がｎｏ）は、挿入指示解析部１２に制御を戻
す。

【００５９】挿入指示解析部１２は、制御を戻される
と、次の行２８を読み込み、解析を行う（図６，Ｓ１，
Ｓ３）。行２８を解析することにより、挿入指示解析部
１２は、挿入コマンドの種類が「ＡＤＤＳ」、挿入対象
ネットの名前が「ＧＨＩ／＊」、中継バッファが名前
「ＩＧ０１」の基本論理回路から構成されていることを
認識する。

【００６０】その後、挿入指示解析部１２は、行２８が
中継バッファの挿入を指示する行であることから（Ｓ４
がｙｅｓ）、行２８によって挿入が指示されている中継
バッファが、奇数段のインバータを含むものなのか否か
を判断する（Ｓ５）。この例の場合、中継バッファは、
名前が「ＩＧ０１」のインバータを２段接続することに
より構成されたものであるので、Ｓ５の判断結果はｎｏ
となる。その結果、挿入指示解析部１２は、中継バッフ
ァ挿入処理部１３へ制御を渡すと共に、行２８の解析結
果を渡す（Ｓ６）。

【００６１】中継バッファ挿入処理部１３は、制御が渡
されると、解析結果に含まれている挿入対象ネットの名
前「ＧＨＩ／＊」に基づいて主記憶装置４に格納されて
いるネットリストを検索し、挿入対象ネットを１つ探す
（図７，Ｓ１１）。今、例えば、挿入対象ネットとして
名前「ＧＨＩ＋００」のネットが探し出されたとする。

【００６２】次いで、Ｓ１１で探し出した挿入対象ネッ
トにつながるピンの中に、設計ルールに違反するような
ピンが存在するか否かを判断する（Ｓ１３，Ｓ１４）。

【００６３】今、設計ルールに違反するようなピンがな
かったとすると（Ｓ１３がｎｏ）、中継バッファ挿入処
理部１３は、挿入指示解析部１２から渡された基本論理
回路の名前「ＩＧ０１」に基づいてライブラリ１６を検
索し、その基本論理回路のシンボル情報，ピン情報等を
取得する（Ｓ１６）。その後、取得した情報と挿入指示
解析部１２から渡された解析結果に含まれている挿入コ
マンドの種類「ＡＤＤＳ」とに基づいて、図５（Ａ），
（Ｂ）に示すように、名前「ＧＨＩ＋００」のネットの
分岐後の部分の内の、内部に分岐があるロードモジュー
ル５２，５４に対応する部分に、名前が「ＩＧ０１」の
２個の基本論理回路から構成される中継バッファを挿入
する。尚、階層設計されている場合は、下位の論理回路
ブロックを辿り、ロードモジュール５２〜５４内に分岐
があるか否かを判断する。

【００６４】その後、中継バッファ挿入処理部１３は、
正規表現されたネットの名前「ＧＨＩ／＊」に基づいて
ネットリストを検索することにより、中継バッファの挿
入が済んでいない挿入対象ネットを探す（Ｓ１１）。

【００６５】そして、中継バッファの挿入が済んでいな
い挿入対象ネットを探し出せた場合（Ｓ１２がｙｅｓ）
は、前述したと同様の処理を行い、探し出せなかった場
合（Ｓ１２がｎｏ）は、挿入指示解析部１２に制御を戻
す。

【００６６】挿入指示解析部１２は、制御を戻される
と、全ての行を既に読み込んでいるので（Ｓ２がｎ
ｏ）、その処理を終了する。

【００６７】挿入指示解析部１２の処理が終了すると、
回路情報出力部１４が主記憶装置４から中継バッファの
挿入が済んだネットリストを読み出し、ネットリストフ
ァイル５に格納する。

【００６８】レイアウト処理部６は、ネットリストファ
イル５に格納されているネットリストに基づいてレイア
ウト処理を行う。

【００６９】

【発明の効果】本発明によれば、以下の効果がある。

【００７０】第１の効果は、中継バッファの挿入結果を
素早く設計者が知ることができるという点である。その
理由は、挿入指示解析部，中継バッファ挿入処理部で行
う処理は、それぞれ中継バッファ挿入指示を解析して中
継バッファを挿入する挿入対象ネットを求めるという処
理，論理合成処理によって得られたネットリスト中の挿
入対象ネットに中継バッファを挿入するという処理であ
り、それらの処理は、レイアウト処理に比較して処理時
間が非常に短いためである。

【００７１】第２の効果は、設計者が遅延検討を行いや
すいという点である。その理由は、論理合成処理によっ
て得られたネットリストに対して中継バッファを挿入す
るものであり、論理データレベルで遅延検討を行うこと
ができるためである。

【００７２】第３の効果は、バックアノテーションによ
り中継バッファの変更が必要になった場合、それに容易
に対処することができることである。その理由は、中継
バッファのローパワーからハイパワーへの品種変更，挿
入段数変更，挿入部位変更等の変更に対し、中継バッフ
ァ挿入指示を修正し、修正後の中継バッファ挿入指示を
再実行するだけで良いからである。

【００７３】第４の効果は、論理回路の論理を反転させ
てしまう構成の中継バッファの挿入を防ぐことができる
ことである。その理由は、中継バッファ挿入指示によっ
て挿入指示された中継バッファが、奇数段のインバータ
を含むとき、挿入指示解析部がエラーメッセージを出力
するからである。

【００７４】第５の効果は、設計ルール上、中継バッフ
ァが挿入されているネットを接続することができないピ
ンに、中継バッファが挿入されているネットが接続され
ないようにすることができることである。その理由は、
中継バッファ挿入指示によって中継バッファの挿入を指
示されたネットが、設計ルール上、中継バッファを挿入
したネットを接続することができないピン（例えば、双
方向性ピン，電源ピン等）に接続されている場合は、エ
ラーメッセージを出力するからである。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】中継バッファ挿入指示の一例を示す図である。

【図３】中継バッファの挿入方法を説明するための図で
ある。

【図４】中継バッファの挿入方法を説明するための図で
ある。

【図５】中継バッファの挿入方法を説明するための図で
ある。

【図６】挿入指示解析部１２の処理例を示す流れ図であ
る。

【図７】中継バッファ挿入処理部１３の処理例を示す流
れ図である。

【符号の説明】

１…論理回路修正装置 １１…回路情報入力部 １２…挿入指示解析部 １３…中継バッファ挿入処理部 １４…回路情報出力部 １５…中継バッファ挿入指示ファイル １６…ライブラリ ２…論理合成処理部 ３…ネットリストファイル ４…主記憶装置 ５…ネットリストファイル ６…レイアウト処理部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 中継バッファ挿入指示を解析して中継バ
   ッファを挿入する挿入対象ネットを求めると共に中継バ
   ッファの構成を求め、中継バッファが奇数段のインバー
   タを含む場合にはエラーメッセージを出力する挿入指示
   解析部と、該挿入指示解析部で構成を求めた中継バッファが奇数段
   のインバータを含まない場合、 論理合成処理によって得
   られたネットリスト中の、前記挿入指示解析部で求めら
   れた挿入対象ネットに中継バッファを挿入する中継バッ
   ファ挿入処理部とを備えたことを特徴とする論理回路修
   正装置。
2. 【請求項２】 前記中継バッファ挿入処理部は、前記挿
   入指示解析部で求められた挿入対象ネットが、設計ルー
   ル上、中継バッファを挿入したネットを接続することが
   できないピンに接続されているか否かを調べ、中継バッ
   ファを挿入したネットを接続できないピンに接続されて
   いる場合はエラーメッセージを出力し、接続されていな
   い場合は中継バッファを挿入する構成を備えたことを特
   徴とする請求項１記載の論理回路修正装置。