JPH07182381A - 遅延時間のバラツキを考慮した論理シミュレーション方法および論理シミュレーション・システム - Google Patents

Abstract

(57)【要約】 【目的】 データパスとクロックパスとの相互遅延のバ
ラツキを考慮した遅延時間解析を行い、遅延バラツキに
より生ずる問題の発生を防ぐこと。 【構成】 論理マスタファイル２のセル構造体３とネッ
ト構造体４にはクロックパス系かデータパス系かを示す
識別フラグ３ｂ，４ｂを格納する領域が設けられ、ネッ
トリスト１から論理マスタファイル２を生成する際、識
別フラグ３ｂ，４ｂが設定される。ネット構造体４には
基本遅延時間に対するバラッキを示すディレイ係数４ｃ
とデータパス系／クロックパス系相互の遅延時間のバラ
ツキを考慮したディレイ係数４ｄが格納されている。論
理シミュレータ５は識別フラグ３ｂ，４ｂによりクロッ
クパス系かデータパス系かを識別し、ディレイ係数４ｄ
と遅延時間記憶領域６から読み出された遅延時間を用い
て遅延時間を算出し、データパス系とクロックパス系相
互間の論理の検証を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ＬＳＩ開発時、論理機能を検証す
るため、論理シミュレーション・システムにより論理演
算機能の検証が行われる。本発明は、上記した論理シミ
ュレーションを行うための論理シミュレーション方法お
よび論理シミュレーション・システムに関し、特に本発
明は、クロックパスとデータパスの相互遅延のバラツキ
を考慮した遅延解析・検証を行うことができる論理シミ
ュレーション方法および論理シミュレーション・システ
ムに関するものである。

【０００２】

【従来の技術】図９は同一のＬＳＩチップ内における伝
搬遅延時間のバラツキを示す図であり、同図は、同一チ
ップ内におけるクロックパスとデータパスとの遅延時間
の相関関係を示している。同図において、横軸はクロッ
クパスの遅延時間のバラツキ、縦軸はデータパスのバラ
ツキを示しており、通常、論理シミュレーションを行う
場合、同図の直線に示すように、同図のtyp で示した
基準値に対して、クロックパスとデータパスの遅延時間
が最大1.65（同図のmax で示した点）、最小0.35（同図
のmin で示した点）まで変化するとしてシミュレーショ
ンを行っていた。

【０００３】ところで、フリップフロップ等において
は、クロックパスとデータパス遅延時間の相互間に大き
なバラツキがあるとその動作を保証することができな
い。図１０はフリップフロップにおけるセットアップ時
とホールド時におけるセットアップ許容時間とホールド
許容時間を示す図であり、同図（ａ）はセットアップ許
容時間を示し、（ｂ）はホールド許容時間を示し、ＣＬ
Ｋはクロックである。

【０００４】ＬＳＩにおけるクロックパスとデータパス
との遅延時間の相関関係は動作周波数や周囲温度など様
々な要因によって変化する。そして、クロックパスとデ
ータパス遅延時間の相互間に大きなバラツキが生じ、デ
ータの立ち上がり、立ち下がりに対してクロックパルス
の立ち上がりが図１０のセットアップ許容時間より短く
なると、セットアップ動作を保証することができず、ま
た、クロックパルスの立ち上がりに対してデータの立ち
上がり、立ち下がりが図１０のホールド許容時間より短
くなるとホールド動作を保証することができない。

【０００５】従来の論理シミュレーションにおいては、
上記したように図９のに示すmin,typ,max の点でつな
がれた直線で示される特性についは検証を行っていた
が、点線、により囲まれた領域についてはカバーさ
れていなかった。このため、クロックパスとデータパス
との遅延時間の相関関係が図９の点線、に示すよう
に変化した場合の検証を行うことができなかった。

【０００６】

【発明が解決しようとする課題】上記のように、従来の
論理シミュレーションにおいては、点線、により囲
まれた領域についてはカバーされておらず、上記点線
、により囲まれた領域について検証するには、遅延
解析、検証用シミュレータ、あるいは、手計算によって
計算する等の方法がとられ、設計者に多大な負担をかけ
ていた。

【０００７】また、点線、により囲まれた領域につ
いての充分な検証がなされないと、実機段階で検証未確
認の遅延バラツキによる問題が発生し、使用条件等によ
ってはＬＳＩの正常な動作を保証できない場合が生ずる
ことがあった。本発明は上記した従来技術の問題点を考
慮してなされたものであって、データパスとクロックパ
スとの相互遅延のバラツキを考慮して遅延時間解析を行
うことにより、実機段階において検証未確認の遅延バラ
ツキにより生ずる問題の発生を防ぐことが可能な、遅延
時間のバラツキを考慮した論理シミュレーション方法お
よび論理シミュレーション・システムを提供することを
目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は論理回路の構成を示すネット
リスト、２はネットリスト１から生成される論理マスタ
ファイルであり、論理マスタファイル２には、少なくと
も論理回路を構成するセルとネットの構造体が格納され
る。セルの構造体３には、少なくとも構造体間の関係を
示すポインタ３ａとデータパス系かクロックパス系かを
示す識別フラグ３ｂが格納され、また、ネット構造体４
には、少なくとも構造体間の関係を示すポインタ４ａ、
基本遅延時間に対する遅延時間のバラツキを示すディレ
イ係数４ｃ、データパス系／クロックパス系相互の遅延
時間のバラツキを考慮したディレイ係数４ｄおよびデー
タパス系かクロックパス系かを示す識別フラグ４ｂが格
納される。

【０００９】５は上記論理マスタファイルと遅延時間記
憶領域を参照して論理回路の検証を行う論理シミュレー
タ、６は各セル／ネットの遅延時間を記憶した遅延時間
記憶領域である。上記課題を解決するため、本発明の請
求項１の発明は、論理回路のネットリスト１に基づき、
論理マスタファイル２を生成し、生成された論理マスタ
ファイル２に基づき論理回路の検証を行う論理シミュレ
ーション方法において、論理マスタファイル２を生成す
る際、各パスがクロックパス系かデータパス系かを識別
して、データパス系かクロックパス系かを識別する識別
フラグ３ｂ，４ｂを各パスに設定し、論理回路の論理シ
ミュレーションを実行するに際して、上記識別フラグ３
ｂ，４ｂを参照してデータパス系とクロックパス系を識
別し、データパス系とクロックパス系について、それぞ
れ相互の遅延時間のバラツキを考慮したディレイ係数４
ｄを用いて各パスにおける遅延時間を求め、上記遅延時
間に基づき、データパス系とクロックパス系相互間の論
理の検証を行うようにしたものである。

【００１０】本発明の請求項２の発明は、少なくとも論
理回路を構成する各セル／ネットの接続関係と、データ
パス系かクロックパス系かを識別するための識別フラグ
３ｂ，４ｂを格納する領域を備えたセル構造体３と、少
なくとも論理回路を構成する各セル／ネットの接続関係
と、基本遅延時間に対する遅延時間のバラツキを示すデ
ィレイ係数４ｃと、クロックパス系とデータパス系のそ
れぞれ相互の遅延時間のバラツキを考慮したディレイ係
数４ｄと、データパス系かクロックパス系かを識別する
ための識別フラグ３ｂ，４ｂを格納する領域を備えたネ
ット構造体４から構成される論理マスタファイル２と、
各セル／ネットの遅延時間を記憶した遅延時間記憶領域
６と、上記論理マスタファイル２と遅延時間記憶領域６
とを参照して論理回路の検証を行う論理シミュレータ５
とを備えた論理シミュレーション・システムにおいて、
論理回路のネットリスト１に基づき論理マスタファイル
２を生成する際、各パスがクロックパス系かデータパス
系かを識別して、各構造体の識別フラグ３ｂ，４ｂを格
納する領域にデータパス系かクロックパス系かを識別す
る識別フラグ３ｂ，４ｂを設定し、論理シミュレータ５
は、論理回路の論理シミュレーションを実行するに際し
て、上記識別フラグ３ｂ，４ｂを参照してデータパス系
とクロックパス系を識別し、データパス系とクロックパ
ス系について、それぞれ相互の遅延時間のバラツキを考
慮したディレイ係数４ｄを用いて遅延時間を算出し、上
記遅延時間に基づき、データパス系とクロックパス系相
互間の論理の検証を行うように構成したものである。

【００１１】

【作用】図１において、論理回路の論理シミュレーショ
ンを行うに際して、論理回路のネットリスト１から論理
マスタファイル２を生成する。論理マスタファイル２に
は、少なくともセル構造体３とネット構造体４から構成
されており、各構造体３，４はポンイタ３ａ，４ａによ
りネットリストの接続に従って相互に接続されている。
また、これらの構造体にはクロックパス系かデータパス
系かを示す識別フラグ３ｂ，４ｂを格納する領域が設け
られ、論理マスタファイル２を生成する際、識別フラグ
３ｂ，４ｂが設定される。さらに、ネット構造体４に
は、基本遅延時間に対するバラッキを示すディレイ係数
４ｃとデータパス系／クロックパス系相互の遅延時間の
バラツキを考慮したディレイ係数４ｄが格納されてい
る。

【００１２】論理シミュレータ５は論理回路の検証を行
う際、論理マスタファイル２の識別フラグ３ｂ，４ｂを
参照してクロックパス系かデータパス系かを識別し、ク
ロックパス系とデータパス系のそれぞれについて、上記
ディレイ係数４ｄと遅延時間記憶領域６から読み出され
た遅延時間を用いて遅延時間を算出し、データパス系と
クロックパス系相互間の論理の検証を行う。

【００１３】本発明の請求項１および請求項２の発明に
おいては、上記のように、論理マスタファイル２の構造
体中にクロックパス系かデータパス系かを示す識別フラ
グ３ｂ，４ｂを用意するとともに、ネット構造体中に基
本遅延時間に対するバラッキを示すディレイ係数４ｃと
データパス系／クロックパス系相互の遅延時間のバラツ
キを考慮したディレイ係数４ｄを格納し、論理シミュレ
ーションを行う際、クロックパス系かデータパス系かを
識別し、データパス系とクロックパス系相互間の論理の
検証を行うようにしたので、データパスとクロックパス
との相互遅延のバラツキを考慮して遅延時間解析を行う
ことができ、実機段階において検証未確認の遅延バラツ
キにより生ずる問題の発生を防ぐことが可能となる。ま
た、ネット構造体中にディレイ係数４ｃとディレイ係数
４ｄを格納したので、論理シミュレーションの高速化を
図ることができる。

【００１４】

【実施例】図２は本発明の実施例における論理シミュレ
ーション・システムの全体構成を示す図であり、１１は
検証するＬＳＩの接続関係を示したＬＳＩネットリス
ト、１２はＬＳＩネットリストより生成される論理マス
タファイルであり、論理マスタファイル１２には後述す
るように、検証するＬＳＩのネットとセルの接続関係等
を示すデータ構造体が格納される。

【００１５】１３はＬＳＩの論理シミュレーションを行
う論理シミュレータ、１４はシミュレーション時に参照
されるシミュレーション・ライブラリであり、シミュレ
ーション・ライブラリ１４には同図に示すように、ＬＳ
Ｉの各セルにおける信号の遅延時間が格納されている。
１５はテストデータであり、論理シミュレータ１３は各
種のテスト・パータンからなるテストデータ１５に基づ
き検証の対象となるＬＳＩの論理シミュレーションを行
う。

【００１６】図３はＬＳＩ回路の一例を示す図であり、
図２に示したＬＳＩネットリスト１１には例えば図３に
示すＬＳＩ回路が登録されている。図３において、１１
１はＬＳＩの諸機能を果たす組み合わせ回路、Ｂｕｆ
１，Ｂｕｆ２，ＢｕｆＸはバッファ、ＦＦ１〜ＦＦ４は
フリップフロップであり、各フリップフロップＦＦ１〜
ＦＦ４はデータ端子Ｄ、クロック端子ＣＫ、出力端子
Ｑ、反転出力端子ＸＱを持ち、フリップフロップＦＦ
１，ＦＦ２のクロック端子ＣＫはバッファＢｕｆ１の出
力端子に接続されたｎｅｔ１に接続され、フリップフロ
ップＦＦ３，ＦＦ４のクロック端子ＣＫはバッファＢｕ
ｆ２の出力端子に接続されたｎｅｔ２に接続されてい
る。また、フリップフロップＦＦ１のデータ端子Ｄはバ
ッファＢｕｆｘに接続されたｎｅｔｘに接続されてい
る。

【００１７】図４はＬＳＩネットリスト１１から生成さ
れる論理マスタファイル１２におけるデータ構造体の一
例を示す図であり、１２１はクロックＭＣＫのデータ構
造体、１２２はバッファＢｕｆ１のデータ構造体、１２
３はネットｎｅｔ１のデータ構造体、１２４，１２５は
フリップフロップＦＦ１，ＦＦ２のデータ構造体の一例
を示し、各構造体はネットリストの接続にしたがってポ
インタPnt.１〜Pnt.７により接続されている。

【００１８】また、上記ネットとセルのデータ構造体中
には、各メモリセル（フリップフロップ、カウンタ、ラ
ッチ等）のクロック端子ＣＫに接続されているか否かを
示す識別フラグＣＬＫＦＬＧを格納するフラグ設定領域
が用意されている。そして、この領域がＯＮならばクロ
ック端子ＣＫに接続され、また、ＯＦＦならば接続され
ていない状態を示している。

【００１９】識別フラグＣＬＫＦＬＧは、上記論理マス
タファイル１２を生成するに際して、ＬＳＩネットリス
トにおけるデータパス系とクロックパス系とを識別し、
クロックバッファに接続されたネットが各種メモリセル
（フリップフロップ、カウンタ、ラッチ等）のクロック
端子に接続されている場合にＯＮとされる。例えば、セ
ル１２２のデータ構造体中には、バッファＢｕｆ１に接
続されるデータ構造体（この例ではネットｎｅｔ１）が
ポインタPnt.３で示されているとともに、フラグ設定領
域の識別フラグＣＬＫＦＬＧがＯＮとなっており、バッ
ファＢｕｆ１がメモリセルのクロック端子に接続されて
いることを示している。

【００２０】さらに、ネットの構造体にはmin ，typ ，
max のディレイ係数とともに、各ネットの容量値に基づ
いて計算された、前記図９の点線で示した領域の遅延時
間のバラツキを示すディレイ係数が格納されている。例
えば、ネットｎｅｔ１のデータ構造体１２３中には、図
６に示したmin ，typ ，max の各ディレイ係数（図６の
場合には、min=0.35,typ=1,max=1.65 ）とともに、バラ
ツキを考慮したディレイ係数（図６の場合には、0.5,1.
25）が記録されている。

【００２１】図５は図３に示すフリップフロップＦＦ１
の動作を検証する場合における本実施例の処理を説明す
る図であり、同図（ａ）はセットアップ時間を保証でき
るか否か（図９のａ点／max 点における動作）を検証す
る場合を示し、（ｂ）はホールド時間を保証できるか否
か（図９のｂ点／max 点における動作）を検証する場合
を示している。

【００２２】同図において、図３に示したものと同一の
ものには同一の符号が付されており、ＦＦ１はフリップ
フロップ、Ｂｕｆ１，Ｂｕｆ３，Ｂｕｆｘはバッファで
ある。図６は論理検証の対象となるフリップフロップの
スイッチング特性を示す図であり、同図において、ＴＳ
Ｄはデータ入力のセットアップ許容時間を示し、クロッ
クＣＫの変化に対し、データの値がＦＦ出力Ｑもしくは
ＸＱに変化を及ぼすのに必要なクロック変化前のデータ
確定値の必要保持時間を示している。また、ＴＨＤはホ
ールド許容時間を示し、クロックの変化に対し、ＦＦ出
力ＱもしくはＸＱに変化を及ぼすのに必要なクロック変
化後のデータ確定値の必要保持時間を示している。

【００２３】図７、図８は本実施例においてセットアッ
プ時間を検証する場合のシミュレーションの動作を示す
タイミング・ホイールであり、図７は図９におけるmax
値のシミュレーション動作を示し、図８は図９における
ａ点のシミュレーション動作を示している。次に、図２
〜図８を参照して本実施例を説明する。

【００２４】図２において、テストデータ１５が論理シ
ミュレータ１３に注入されると、論理シミュレータ１３
は論理マスタファイル１２の識別フラグＣＬＫＦＬＧを
参照してクロックパス系とデータパス系を識別してシミ
ュレーションを実行する。また、シミュレーションにあ
たり、論理シミュレータ１３は論理マスタファイル１２
のネットのデータ構造体中に記録されるtyp 、max 、mi
n 等のディレイ係数とシミュレーション・ライブラリ１
４に記録されている遅延時間を参照する。

【００２５】そして、上記遅延時間等に基づき、イベン
ト（各セル／ネットの入出力の変化）の発生時刻求め、
イベントの発生時刻を論理シミュレータの記憶領域に設
けられたタイミング・ホイールにマッピングしながらシ
ミュレーションを進めていく。また、タイミング・ホイ
ールの各時刻に対応した領域にはポインタが格納され、
ポインタによりイベント・テーブルが接続されており、
イベントの論理値（０，１等）は上記イベント・テーブ
ルに登録され、論理シミュレータ１３はその論理値を判
定し論理演算を実行する。

【００２６】ここで、一例として、図５（ａ）（ｂ）に
示すフリップフロップＦＦ１のセットアップ時間と、ホ
ールド時間の検証について本実施例を説明する。なお、
以下の説明においては、データ入力のセットアップ時間
ＴＳＤ、ホールド時間ＴＨＤは２ｎｓ以上必要である場
合を仮定する。 （１）フリップフロップＦＦ１のセットアップ時間の検
証 （i ）max 点（図９参照）におけるフリップフロップＦ
Ｆ１の動作の検証 図５（ａ）において、図７に示すようにデータとクロッ
クが同一のタイミングで入力され、データが０→１、ク
ロックが０→１に変化したとする。

【００２７】論理シミュレータ１３はＬＳＩ論理マスタ
ファイル１２のデータ構造体のフラグ設定領域の識別フ
ラグＣＬＫＦＬＧを調べ、識別フラグＣＬＫＦＬＧがＯ
ＦＦのデータパス系について、フリップフロップＦＦ１
のデータ端子Ｄに接続されるセルとネットを調べる。そ
して、シミュレーション・ライブラリ１４を参照して、
フリップフロップＦＦ１のデータ端子に接続されるバッ
ファＢｕｆｘの立ち上がり遅延時間３ｎｓを読み出す。
次に、ディレイ係数がmax の場合における倍率１．６５
をデータ構造体より読み出し、次に示すように上記３ｎ
ｓと１．６５の積を算出し、Ｂｕｆｘの出力の変化時刻
を求める。

【００２８】３（ｎｓ）×１．６５＝４．９５（ｎｓ） これにより、図７に示すように、タイムミング・ホイー
ルの４．９５ｎｓのところに、Ｂｕｆｘの出力の変化が
マッピングされる。ついで、フリップフロップＦＦ１の
データ端子に接続されるネットｎｅｔｘの遅延時間をシ
ミュレーション・ライブラリ１４を参照して求める。こ
こで、ネットｎｅｔｘの基準遅延時間（ディレイ係数が
typ のときの値）が２ｎｓであるとすると、次に示すよ
うに上記２ｎｓと１．６５の積を算出し、上記４．９５
ｎｓとその結果を加算して、データの変化がＦＦ１のデ
ータ端子Ｄに到達する時刻を求める。

【００２９】２（ｎｓ）×１．６５＝３．３（ｎｓ） ４．９５（ｎｓ）＋３．３（ｎｓ）＝８．２５（ｎｓ） これにより、図７に示すように、タイムミング・ホイー
ルの８．２５ｎｓのところに、ＦＦ１のデータ端子Ｄの
変化がマッピングされる。また、論理シミュレータ１３
は前記と同様フラグ設定領域の識別フラグＣＬＫＦＬＧ
を調べ、識別フラグＣＬＫＦＬＧがＯＮのクロックパス
系について、フリップフロップＦＦ１のクロック端子Ｃ
Ｋに接続されるセルとネットを求める。

【００３０】そして、シミュレーション・ライブラリ１
４を参照して、フリップフロップＦＦ１のクロック端子
に接続されるバッファＢｕｆ１の立ち上がり遅延時間３
ｎｓを読み出す。また、ディレイ係数がmax の場合にお
ける倍率１．６５をネットｎｅｔ１のデータ構造体より
読み出し、３ｎｓと１．６５の積を算出し、バッファＢ
ｕｆ１の出力の変化時刻を求める。

【００３１】この場合には、バッファＢｕｆ１の出力の
変化時刻はバッファＢｕｆｘと同じなので、図７に示す
ように、タイムミング・ホイールの４．９５ｎｓのとこ
ろに、Ｂｕｆ１の出力の変化がマッピングされる。つい
で、前記と同様、フリップフロップＦＦ１のクロック端
子に接続されるネットｎｅｔ１の遅延時間を求める。こ
こで、ネットｎｅｔ１の基準遅延時間（ディレイ係数が
typ のときの値）が５ｎｓであるとすると、次の式に示
すように５ｎｓと上記１．６５の積を算出する。

【００３２】５（ｎｓ）×１．６５＝８．２５（ｎｓ） 次に、上記４．９５ｎｓと８．２５ｎｓとを加算して、
クロックの変化がＦＦ１のクロック端子ＣＫに到達する
時刻を求める。 ４．９５（ｎｓ）＋８．２５（ｎｓ）＝１３．２（ｎ
ｓ） これにより、図７に示すように、タイムミング・ホイー
ルの１３．２ｎｓのところに、ＦＦ１のクロック端子Ｃ
Ｋの変化がマッピングされる。

【００３３】以上のように、データおよびクロックの変
化がフリップフロップＦＦ１のデータ端子Ｄとクロック
端子ＣＫに到達する時刻が求まると、論理シミュレータ
１３は上記時刻がフリップフロップＦＦ１のセットアッ
プ許容時間を満足するか否かを判定する。前記したよう
にフリップフロップＦＦ１のセットアップ時間ＴＳＤが
２ｎｓ以上必要であるとすると、図７に示すように、フ
リップフロップＦＦ１のセットアップ許容時間は１０．
２５ｎｓの所にマッピングされる。

【００３４】そして、クロックがフリップフロップＦＦ
１のクロック端子ＣＫに到達する時刻はそれより後とな
るので〔１３．２（ｎｓ）−８．２５（ｎｓ）＞２（ｎ
ｓ）となる〕、図９のmax 点の場合には、設計の意図す
るように、フリップフロップＦＦ１のデータ入力がその
出力に及ぶことが検証される。 （ii）ａ点（図９参照）におけるフリップフロップＦＦ
１の動作の検証 図５（ａ）において、図８に示すようにデータとクロッ
クが同一のタイミングで入力され、データが０→１、ク
ロックが０→１に変化したとする。

【００３５】前記したように、論理シミュレータ１３は
シミュレーション・ライブラリ１４を参照して、フリッ
プフロップＦＦ１のデータ端子に接続されるバッファＢ
ｕｆｘの立ち上がり遅延時間３ｎｓを読み出す。次に、
前記と同様、ディレイ係数がａの場合における倍率１．
６５をデータ構造体より読み出し、上記３ｎｓと１．６
５の積を算出し、Ｂｕｆｘの出力の変化時刻４．９５
（ｎｓ）を求める。これにより、図８に示すように、タ
イムミング・ホイールの４．９５ｎｓのところに、Ｂｕ
ｆｘの出力の変化がマッピングされる。

【００３６】ついで、ネットｎｅｔｘの基準遅延時間
（ディレイ係数がtyp のときの値）２ｎｓと１．６５の
積を算出し、上記４．９５ｎｓとその結果を加算して、
データの変化がＦＦ１のＤ端子に到達する時刻を求め
る。これにより、図８に示すように、タイムミング・ホ
イールの８．２５ｎｓのところに、ＦＦ１のデータ端子
Ｄの変化がマッピングされる。

【００３７】次に、論理シミュレータ１３は前記と同
様、シミュレーション・ライブラリ１４を参照して、フ
リップフロップＦＦ１のクロック端子に接続されるバッ
ファＢｕｆ１の立ち上がり遅延時間３ｎｓを読み出す。
また、ディレイ係数がａ点の場合における倍率１．２５
をネットｎｅｔ１のデータ構造体より読み出し、３ｎｓ
と１．２５の積を下式のように算出し、バッファＢｕｆ
１の出力の変化時刻を求める。

【００３８】３（ｎｓ）×１．２５＝３．７５（ｎｓ） これにより、図８に示すように、タイムミング・ホイー
ルの３．７５ｎｓのところに、Ｂｕｆ１の出力の変化が
マッピングされる。ついで、前記と同様、フリップフロ
ップＦＦ１のクロック端子に接続されるネットｎｅｔ１
の遅延時間を求める。ここで、ネットｎｅｔ１の基準遅
延時間（ディレイ係数がtyp のときの値）が５ｎｓであ
るとすると、５ｎｓと１．２５の積は、６．２５ｎｓと
なり、上記３．７５ｎｓと６．２５ｎｓとの加算値は１
０ｎｓとなる。

【００３９】これにより、図８に示すように、タイムミ
ング・ホイールの１０ｎｓのところに、ＦＦ１のクロッ
ク端子ＣＫの変化がマッピングされる。以上のように、
データおよびクロックの変化がフリップフロップＦＦ１
のデータ端子Ｄとクロック端子ＣＫに到達する時刻が求
まると、前記と同様、論理シミュレータ１３は上記時刻
がフリップフロップＦＦ１のセットアップ許容時間を満
足するか否かを判定する。前記したようにフリップフロ
ップＦＦ１のセットアップ時間ＴＳＤが２ｎｓ以上必要
であるとすると、図８に示すように、フリップフロップ
ＦＦ１のセットアップ許容時間は１０．２５ｎｓの所に
マッピングされる。

【００４０】そして、クロックがフリップフロップＦＦ
１のクロック端子ＣＫに到達する時刻はそれより前とな
るので〔１０（ｎｓ）−８．２５（ｎｓ）＜２（ｎｓ）
となる〕、図９のａ点の場合には、フリップフロップＦ
Ｆ１のデータ入力がその出力を変化させないことが検証
される。 （iii ）typ 値（図９参照）におけるフリップフロップ
ＦＦ１の動作の検証 上記（i ）（ii）と同様にシミュレーションを行うと、
データの変化がフリップフロップＦＦ１のデータ端子Ｄ
に到達するのは５ｎｓとなり、クロックの変化がクロッ
ク端子ＣＫに到達するのは、８ｎｓとなる。

【００４１】したがって、８（ｎｓ）−５（ｎｓ）＝３
（ｎｓ）となり、セットアップ許容時間が２ｎｓ以上で
あるとすると、この場合には、設計の意図するように、
フリップフロップＦＦ１のデータ入力がその出力を変化
させることが検証される。 （２）フリップフロップＦＦ１のホールド時間の検証 （i ）max 点（図９参照）におけるフリップフロップＦ
Ｆ１の動作の検証 図５（ｂ）において、データとクロックが同一のタイミ
ングで入力され、データが１→０、クロックが０→１に
変化したとする。

【００４２】上記（１）と同様にシミュレーションを行
うと、バッファＢｕｆｘの立ち下がり遅延時間は４ｎｓ
であるので、データの変化によりバッファＢｕｆｘの出
力が変化するのは、４（ｎｓ）×１．６５＝６．６（ｎ
ｓ）となり、また、ネットｎｅｔｘの遅延時間を２ｎｓ
とすると、データの変化がフリップフロップＦＦ１のデ
ータ端子Ｄに到達するのは６．６（ｎｓ）＋２（ｎｓ）
×１．６５＝９．９ｎｓとなる。

【００４３】一方、クロックの変化がフリップフロップ
ＦＦ１のクロック端子ＣＫに到達するのは、前記と同
様、バッファＢｕｆ１の立ち上がり遅延時間を３ｎｓ、
ネットｎｅｔ１の遅延時間を５ｎｓとすると、１３．２
ｎｓとなる。したがって、９．９ｎｓ（ｎｓ）−１３．
２（ｎｓ）＝−３．３（ｎｓ）となり、ホールド許容時
間が２ｎｓ以上であるとすると、この場合には、データ
の１→０の変化が、クロックの０→１の変化より２（ｎ
ｓ）＋３．３（ｎｓ）＝５．５（ｎｓ）後でなければ、
フリップフロップＦＦ１の「１」状態がホールドされな
いことがわかる。 （ii）ｂ点（図９参照）におけるフリップフロップＦＦ
１の動作の検証 図５（ｂ）において、データとクロックが同一のタイミ
ングで入力され、データが１→０、クロックが０→１に
変化したとする。

【００４４】上記（１）と同様にシミュレーションを行
うと、バッファＢｕｆｘの立ち下がり遅延時間は４ｎｓ
であるので、データの変化によりバッファＢｕｆｘの出
力が変化するのは、４（ｎｓ）×１．２５＝５（ｎｓ）
となり、また、ネットｎｅｔｘの遅延時間を２ｎｓとす
ると、データの変化がフリップフロップＦＦ１のデータ
端子Ｄに到達するのは５（ｎｓ）＋２（ｎｓ）×１．２
５＝７．５ｎｓとなる。

【００４５】一方、クロックの変化がフリップフロップ
ＦＦ１のクロック端子ＣＫに到達するのは、前記と同
様、１３．２ｎｓとなる。したがって、７．５ｎｓ（ｎ
ｓ）−１３．２（ｎｓ）＝−５．７（ｎｓ）となり、ホ
ールド許容時間が２ｎｓ以上であるとすると、この場合
には、データの１→０の変化が、クロックの０→１の変
化より２（ｎｓ）＋５．７（ｎｓ）＝７．７（ｎｓ）後
でなければ、フリップフロップＦＦ１の「１」状態がホ
ールドされないことがわかる。 （iii ）typ 値（図９参照）におけるフリップフロップ
ＦＦ１の動作の検証 上記（i ）（ii）と同様にシミュレーションを行うと、
データの変化がフリップフロップＦＦ１のデータ端子Ｄ
に到達するのは６ｎｓとなり、クロックの変化がクロッ
ク端子ＣＫに到達するのは、８ｎｓとなる。

【００４６】したがって、６（ｎｓ）−８（ｎｓ）＝−
２（ｎｓ）となり、セットアップ許容時間が２ｎｓ以上
であるとすると、この場合には、データの１→０の変化
が、クロックの０→１の変化より２（ｎｓ）＋２（ｎ
ｓ）＝４（ｎｓ）後でなければ、フリップフロップＦＦ
１の「１」状態がホールドされないことがわかる。以
上、（１）（２）においては、図９のmax ，ａ，ｂ，ty
p 点についてのシミュレーションを示したが、図９のそ
の他の点についても同様に検証を行うことができる。

【００４７】

【発明の効果】以上説明したように、本発明において
は、論理マスタファイルにクロックパス系かデータパス
系かを示す識別フラグを用意するとともに、ネット構造
体中に基本遅延時間に対するバラッキを示すディレイ係
数とデータパス系／クロックパス系相互の遅延時間のバ
ラツキを考慮したディレイ係数を格納し、論理シミュレ
ーションを行う際、クロックパス系かデータパス系かを
識別し、データパス系とクロックパス系相互間の論理の
検証を行うようにしたので、データパスとクロックパス
との相互遅延のバラツキを考慮して遅延時間解析を行う
ことができ、実機段階において検証未確認の遅延バラツ
キにより生ずる問題の発生を防ぐことが可能となる。

【００４８】また、ネット構造体中にディレイ係数を格
納したので、論理シミュレーションの高速化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の論理シミュレーション・システムの全
体構成を示す図である。

【図３】論理シミュレーションの対象となる論理回路の
一例を示す図である。

【図４】論理マスタファイルにおけるデータ構造体の一
例を示す図である。

【図５】本実施例における論理検証の一例を説明する図
である。

【図６】フリップフロップのスイッチング特性を示す図
である。

【図７】本実施例の動作を示すタイミング・ホイールで
ある。

【図８】本実施例の動作を示すタイミング・ホイール
（続き）である。

【図９】ＬＳＩチップ内における伝搬遅延時間のバラツ
キを示す図である。

【図１０】フリップフロップのセットアップ時間とホー
ルド時間を示す図である。

【符号の説明】

１ ネットリスト ２，１２ 論理マスタファイ
ル ３ａ，４ａ ポインタ ４ｃ，４ｄ ディレイ係数 ３ｂ，４ｂ，ＣＬＫＦＬＧ 識別フラグ ５，１３ 論理シミュレータ ６ 遅延時間記憶領域 １１ ＬＳＩネットリス
ト １４ シミュレーション
・ライブラリ １５ テストデータ ３，４，１２１，１２２，１２３，１２４，１２５ 構
造体 Ｂｕｆ１，Ｂｕｆ２，ＢｕｆＸ バッファ ＦＦ１〜ＦＦ４ フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 論理回路のネットリスト(1) に基づき、
   論理マスタファイル(2) を生成し、生成された論理マス
   タファイル(2) に基づき論理回路の検証を行う論理シミ
   ュレーション方法において、 論理マスタファイル(2) を生成する際、各パスがクロッ
   クパス系かデータパス系かを識別して、データパス系か
   クロックパス系かを識別する識別フラグ(3b,4b) を各パ
   スに設定し、 論理回路の論理シミュレーションを実行するに際して、
   上記識別フラグ(3b,4b) を参照してデータパス系とクロ
   ックパス系を識別し、 データパス系とクロックパス系について、それぞれ相互
   の遅延時間のバラツキを考慮したディレイ係数(4d)を用
   いて各パスにおける遅延時間を求め、 上記遅延時間に基づき、データパス系とクロックパス系
   相互間の論理の検証を行うことを特徴とする遅延時間の
   バラツキを考慮した論理シミュレーション方法。
2. 【請求項２】 少なくとも論理回路を構成する各セル／
   ネットの接続関係と、データパス系かクロックパス系か
   を識別するための識別フラグ(3b,4b) を格納する領域を
   備えたセル構造体(3) と、少なくとも論理回路を構成す
   る各セル／ネットの接続関係と、基本遅延時間に対する
   遅延時間のバラツキを示すディレイ係数(4c)と、クロッ
   クパス系とデータパス系のそれぞれ相互の遅延時間のバ
   ラツキを考慮したディレイ係数(4d)と、データパス系か
   クロックパス系かを識別するための識別フラグ(3b,4b)
   を格納する領域を備えたネット構造体(4) から構成され
   る論理マスタファイル(2) と、 各セル／ネットの遅延時間を記憶した遅延時間記憶領域
   (6) と、 上記論理マスタファイル(2) と遅延時間記憶領域(6) と
   を参照して論理回路の検証を行う論理シミュレータ(5)
   とを備えた論理シミュレーション・システムにおいて、 論理回路のネットリスト(1) に基づき論理マスタファイ
   ル(2) を生成する際、各パスがクロックパス系かデータ
   パス系かを識別して、各構造体の識別フラグ(3b,4b) を
   格納する領域にデータパス系かクロックパス系かを識別
   する識別フラグ(3b,4b) を設定し、 論理シミュレータ(5) は、論理回路の論理シミュレーシ
   ョンを実行するに際して、上記識別フラグ(3b,4b) を参
   照してデータパス系とクロックパス系を識別し、データ
   パス系とクロックパス系について、それぞれ相互の遅延
   時間のバラツキを考慮したディレイ係数(4d)を用いて遅
   延時間を算出し、 上記遅延時間に基づき、データパス系とクロックパス系
   相互間の論理の検証を行うことを特徴とする論理シミュ
   レーション・システム。