CN110442926B - 先进工艺和低电压下的集成电路统计时序分析方法 - Google Patents

先进工艺和低电压下的集成电路统计时序分析方法 Download PDF

Info

Publication number
CN110442926B
CN110442926B CN201910643441.6A CN201910643441A CN110442926B CN 110442926 B CN110442926 B CN 110442926B CN 201910643441 A CN201910643441 A CN 201910643441A CN 110442926 B CN110442926 B CN 110442926B
Authority
CN
China
Prior art keywords
delay
circuit
input signal
under
step input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910643441.6A
Other languages
English (en)
Other versions
CN110442926A (zh
Inventor
曹鹏
杨泰
郭静静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Southeast University
Original Assignee
Southeast University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Southeast University filed Critical Southeast University
Priority to CN201910643441.6A priority Critical patent/CN110442926B/zh
Publication of CN110442926A publication Critical patent/CN110442926A/zh
Priority to PCT/CN2020/076447 priority patent/WO2021008136A1/zh
Priority to US16/969,474 priority patent/US20230153502A1/en
Application granted granted Critical
Publication of CN110442926B publication Critical patent/CN110442926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3315—Design verification, e.g. functional simulation or model checking using static timing analysis [STA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/08—Probabilistic or stochastic CAD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种先进工艺和低电压下的集成电路统计时序分析方法，通过对先进工艺下集成电路的工艺参数波动情况进行仿真建模，基于低电压下集成电路延时与工艺参数间的关系建立电路时序统计模型，分析集成电路时序波动情况下的最大延时和最小延时。与传统的静态时序分析方法相比，能够更准确的分析工艺参数波动下的电路延时分布情况，对于先进工艺和低电压下集成电路设计具有重要意义。

Description

先进工艺和低电压下的集成电路统计时序分析方法
技术领域
本发明涉及先进工艺制造的集成电路在低电压下的时序分析，特别是涉及一种先进工艺和低电压下的集成电路统计时序分析方法。
背景技术
随着集成电路规模与计算能力的不断增长，能耗逐渐成为制约各类计算系统包括物联网、嵌入式设备、移动终端、超算与数据中心等发展的一个重要限制。发展高能效集成电路技术，是解决计算系统能耗问题的一个重要手段。传统的集成电路通过追求先进工艺尺寸以及供电电压的等比例缩放来满足降低芯片能耗密度的要求，然而随着摩尔定律与Dennard Scaling定律发展到极限，功耗大幅度降低的工艺红利正在逐渐消失。传统的发展路线已经无法维持。以往几乎每一代新制造工艺的出现都意味着供电电压的等比例缩放，因此能够带来本征能效(ICE)的阶跃式发展以适应芯片计算能力与规模的增长，但在130nm工艺之后，工艺的演进已经很难保证工作电压的大幅下降，其亚线性的增长趋势使得计算系统能效跟不上规模的增长。与此同时，常用的低功耗技术如动态电压调制(DVFS)、功率门控(Power Gating)、多阈值器件、时钟门控等，也随着工作电压与阈值电压的逼近，优化空间变得相对有限。因此，如何进一步降低工作电压幅度，实现能效阶跃式提升成为计算系统亟需解决的问题之一。
近阈值(Near-Threshold)集成电路设计通过将芯片或电路的供电电压降低到接近晶体管阈值电压水平，能取得大幅度的能效降低，被认为是未来提升一个数量级计算能效的设计技术。与传统的高能效技术关注特定的功耗组成部份、或采用针对应用的定向优化思路相比，近阈值设计降低功耗原理基于功耗-电压平方法则(P＝CV2F)，能够从电路工作原理角度对集成电路能效实现更显著的提升。
然而，伴随着先进工艺和以近阈值设计为代表的低电压技术的兴起以及在集成电路性能和能效方面取得的显著优势，集成电路工艺参数波动对电路时序的影响愈发凸显而不可忽视，对集成电路设计技术提出了严峻挑战。集成电路制造过程中由于设备精度或工艺限制导致晶体管尺寸、栅氧化层厚度、掺杂浓度等工艺参数不可避免的偏离其标称值，使得集成电路物理特性例如电路时序(即电路延时)随之波动。一方面，在先进工艺下，随着集成电路制程线宽的不断降低，电路时序对工艺参数波动愈发敏感，工艺参数波动导致电路时序波动显著增加；另一方面，在低电压下，集成电路电流特性乃至时序特征与工艺参数呈指数关系，进一步导致电路时序波动加剧，且呈非高斯分布。
为了分析先进工艺和低电压设计中工艺参数波动影响下的电路时序，传统的集成电路静态时序分析方法以电路时序标称值为基础，通过乘以特定的比例系数评估电路时序的统计分布范围。显然，该比例系数随着电路中单元类型、尺寸、负载和工艺角变化，设置不当要么导致集成电路延时波动情况下时序违规，即无法满足预定设计功能和性能要求，要么导致时序裕量过大，为迁就电路极端情况导致能效降低。
发明内容
发明目的：本发明的目的是提供一种先进工艺和低电压下的集成电路统计时序分析方法，能够更准确地分析工艺参数波动下的电路延时分布情况。
技术方案：为达到此目的，本发明采用以下技术方案：
本发明所述的先进工艺和低电压下的集成电路统计时序分析方法，所述先进工艺是指40nm以下工艺，低电压是指集成电路的工作电压低于晶体管阈值电压0.35V；所述集成电路的电路路径中包含至少两级电路单元；所述方法包括以下步骤：
S1：根据电路路径中各级电路单元在非阶跃输入信号下的延时标称值与本级电路单元在阶跃输入信号下的延时标称值及前一级电路单元在阶跃输入信号下的延时标称值之间的线性关系，求得各级电路单元的系数，再根据各级电路单元的系数得出电路路径延时随机变量；
S2：对电路路径中各级电路单元在阶跃输入信号下进行蒙特卡洛仿真，对仿真获得的统计样本集计算延时统计值的均值、方差和偏度；
S3：根据步骤S2得到的电路路径中各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度计算电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度；
S4：根据步骤S3得到的电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度拟合电路路径延时的分布参数；
S5：计算阶跃输入信号下电路路径的延时统计值的概率密度函数、最大值和最小值。
进一步，所述步骤S1具体包括以下步骤：
S11：根据式(1)所示的线性关系求得各级电路单元的系数：
Figure GDA0002637359720000031
式(1)中，tdi表示电路路径中的第i级电路单元非阶跃输入信号下的延时标称值，
Figure GDA0002637359720000032
表示电路路径中的第i级电路单元阶跃输入信号下的延时标称值，
Figure GDA0002637359720000033
表示电路路径中的第i-1级电路单元阶跃输入信号下的延时标称值，η(i-1)表示第i-1级电路单元的系数，2≤i≤n，n表示电路路径中电路单元的总数；
S12：将η(i-1)代入到式(2)中，求得电路路径延时随机变量t_path：
Figure GDA0002637359720000034
式(2)中，随机变量tdr表示电路路径在阶跃输入信号下第r级电路单元的延时，随机变量
Figure GDA0002637359720000035
表示阶跃输入信号下第n级电路单元的延时，ηj表示第j级电路单元的系数，随机变量
Figure GDA0002637359720000036
表示阶跃输入信号下第j级电路单元的延时。
进一步，所述步骤S2中，对电路路径中各级电路单元在阶跃输入信号下均进行m次蒙特卡洛仿真，对仿真获得的统计样本集通过式(3)计算得到各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度：
Figure GDA0002637359720000037
Figure GDA0002637359720000038
Figure GDA0002637359720000039
式(3)中，E(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的均值，D(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的方差，S(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的偏度，1≤r≤n，n表示电路路径中电路单元的总数，随机变量xr表示第r级电路单元在阶跃输入下的延时，Xr,k表示第r级电路单元在阶跃输入下的第k个延时样本数据，
Figure GDA00026373597200000310
表示随机变量xr的三阶原点矩，
Figure GDA00026373597200000311
进一步，所述步骤S3中，电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度通过式(4)计算得到：
Figure GDA0002637359720000041
式(4)中，y＝t_path表示阶跃输入信号下电路路径的延时随机变量，E(y)表示y的均值，D(y)表示y的方差，S(y)表示y的偏度，
Figure GDA0002637359720000042
表示阶跃输入信号下第r级电路单元的延时随机变量，E(xr)表示xr的均值，D(xr)表示xr的方差，
Figure GDA0002637359720000043
表示
Figure GDA0002637359720000044
的均值，
Figure GDA0002637359720000045
表示
Figure GDA0002637359720000046
的均值，
Figure GDA0002637359720000047
表示
Figure GDA0002637359720000048
的方差，1≤r≤n，aj＝1+ηj，ηj表示第j级电路单元的系数，1≤j≤n-1，n表示电路路径中电路单元的总数，an＝1，μ＝-E(y)；
公式(4)中第三个偏度表达式进一步展开写成公式(5)：
Figure GDA0002637359720000049
其中，ts由表达式
Figure GDA00026373597200000410
约束，1≤s≤n+1；对于1≤s≤n-1，as＝1+ηs，ηq表示第s级电路单元的系数；对于s＝n，as＝1；xs表示阶跃输入信号下第s级电路单元的延时随机变量。
进一步，所述步骤S4中的分布参数包括位置参数ε、比例参数ω和第一形状参数λ，通过式(6)计算得到：
Figure GDA00026373597200000411
式(6)中，随机变量y表示电路路径在阶跃输入下的延时，αp表示随机变量y的p阶原点矩，1≤p≤3，
Figure GDA0002637359720000051
β表示第二形状参数，
Figure GDA0002637359720000052
E(y)表示电路路径在阶跃输入信号下的延时统计值的均值，D(y)表示电路路径在阶跃输入信号下的延时统计值的方差，S(y)表示电路路径在阶跃输入信号下的延时统计值的偏度，E(y2)表示随机变量y的二阶原点矩，E(y3)表示随机变量y的三阶原点矩。
进一步，所述步骤S5中，电路路径的延时统计值的概率密度函数通过式(7)计算得到：
Figure GDA0002637359720000053
式(7)中，fLSN(y)表示电路路径延时统计值的概率密度函数，
Figure GDA0002637359720000054
电路路径的延时统计值的最大值和最小值通过式(8)计算得到：
Figure GDA0002637359720000055
式(8)中，
Figure GDA0002637359720000056
令
Figure GDA0002637359720000057
对应的解y为电路路径延时统计值的最大值；令
Figure GDA0002637359720000058
对应的解y为电路路径延时统计值的最小值；FLSN(y)表示电路路径延时统计值的累计分布函数，
Figure GDA0002637359720000059
通过式(9)计算得到；
Figure GDA00026373597200000510
式(9)中，
Figure GDA00026373597200000511
A＝λ。
有益效果：本发明公开了一种先进工艺和低电压下的集成电路统计时序分析方法，通过对先进工艺下集成电路的工艺参数波动情况进行仿真建模，基于低电压下集成电路延时与工艺参数间的关系建立电路时序统计模型，分析集成电路时序波动情况下的最大延时和最小延时。与传统的静态时序分析方法相比，能够更准确的分析工艺参数波动下的电路延时分布情况，对于先进工艺和低电压下集成电路设计具有重要意义。
附图说明
图1为本发明具体实施方式中LSN分布的分布参数对其概率密度函数的影响的示意图；
图2为本发明具体实施方式中缓冲器链的示意图；
图3为本发明具体实施方式中路径延时概率密度函数曲线；
图3(a)为n＝2时的路径延时概率密度函数曲线；
图3(b)为n＝4时的路径延时概率密度函数曲线；
图3(c)为n＝12时的路径延时概率密度函数曲线；
图3(d)为n＝15时的路径延时概率密度函数曲线。
具体实施方式
下面结合具体实施方式对本发明的技术方案作进一步的介绍。
本具体实施方式公开了一种先进工艺和低电压下的集成电路统计时序分析方法，先进工艺是指40nm以下工艺，低电压是指集成电路的工作电压低于晶体管阈值电压0.35V。集成电路的电路路径中包含至少两级电路单元；例如：集成电路可以是缓冲器链，如图2所示，其中一个反相器作为一级电路单元。
本方法包括以下步骤：
S1：根据电路路径中各级电路单元在非阶跃输入信号下的延时标称值与本级电路单元在阶跃输入信号下的延时标称值及前一级电路单元在阶跃输入信号下的延时标称值之间的线性关系，求得各级电路单元的系数，再根据各级电路单元的系数得出电路路径延时随机变量；
S2：对电路路径中各级电路单元均在阶跃输入信号下进行蒙特卡洛仿真，对仿真获得的统计样本集计算延时统计值的均值、方差和偏度；例如：对电路路径延时进行10000次蒙特卡洛仿真，这一步是为了拟合结果能够与仿真结果进行对比；对电路路径中每一级电路单元在阶跃输入信号下均进行10000次蒙特卡洛仿真获得此时的延时仿真结果，将这10000个延时仿真结果从小到大排序，认为第13个延时仿真结果是电路路径的实际最小延时，第9987个延时仿真结果是电路路径的实际最大延时；
S3：根据步骤S2得到的电路路径中各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度计算电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度；
S4：根据步骤S3得到的电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度拟合电路路径延时的分布参数；例如：图1中的实线是某个服从对数斜正态(LSN)分布的随机变量的概率密度函数(PDF)曲线，分别单独改变该分布的位置参数ε、比例参数ω和第一形状参数λ，得到三条新的概率密度函数曲线，从而可以发现三个参数对于概率密度函数的影响；
S5：计算阶跃输入信号下电路路径的延时统计值的概率密度函数、最大值和最小值。
步骤S1具体包括以下步骤：
S11：根据式(1)所示的线性关系求得各级电路单元的系数：
Figure GDA0002637359720000071
式(1)中，tdi表示电路路径中的第i级电路单元非阶跃输入信号下的延时标称值，
Figure GDA0002637359720000072
表示电路路径中的第i级电路单元阶跃输入信号下的延时标称值，
Figure GDA0002637359720000073
表示电路路径中的第i-1级电路单元阶跃输入信号下的延时标称值，η(i-1)表示第i-1级电路单元的系数，2≤i≤n，n表示电路路径中电路单元的总数；
S12：将η(i-1)代入到式(2)中，求得电路路径延时随机变量t_path：
Figure GDA0002637359720000074
式(2)中，随机变量tdr表示电路路径在阶跃输入信号下第r级电路单元的延时，随机变量
Figure GDA0002637359720000075
表示阶跃输入信号下第n级电路单元的延时，ηj表示第j级电路单元的系数，随机变量
Figure GDA0002637359720000076
表示阶跃输入信号下第j级电路单元的延时。
步骤S2中，对电路路径中各级电路单元在阶跃输入信号下均进行m次蒙特卡洛仿真，对仿真获得的统计样本集通过式(3)计算得到各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度：
Figure GDA0002637359720000077
Figure GDA0002637359720000078
Figure GDA0002637359720000079
式(3)中，E(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的均值，D(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的方差，S(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的偏度，1≤r≤n，n表示电路路径中电路单元的总数，随机变量xr表示第r级电路单元在阶跃输入下的延时，Xr,k表示第r级电路单元在阶跃输入下的第k个延时样本数据，
Figure GDA0002637359720000081
表示随机变量xr的三阶原点矩，
Figure GDA0002637359720000082
步骤S3中，电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度通过式(4)计算得到：
Figure GDA0002637359720000083
式(4)中，y＝t_path表示阶跃输入信号下电路路径的延时随机变量，E(y)表示y的均值，D(y)表示y的方差，S(y)表示y的偏度，
Figure GDA0002637359720000084
表示阶跃输入信号下第r级电路单元的延时随机变量，E(xr)表示xr的均值，D(xr)表示xr的方差，
Figure GDA0002637359720000085
表示
Figure GDA0002637359720000086
的均值，
Figure GDA0002637359720000087
表示
Figure GDA0002637359720000088
的均值，
Figure GDA0002637359720000089
表示
Figure GDA00026373597200000810
的方差，1≤r≤n，aj＝1+ηj，ηj表示第j级电路单元的系数，1≤j≤n-1，n表示电路路径中电路单元的总数，an＝1，μ＝-E(y)；
公式(4)中第三个偏度表达式进一步展开写成公式(5)：
Figure GDA00026373597200000811
其中，ts由表达式
Figure GDA00026373597200000812
约束，1≤s≤n+1；对于1≤s≤n-1，as＝1+ηs，ηs表示第s级电路单元的系数；对于s＝n，as＝1；xs表示阶跃输入信号下第s级电路单元的延时随机变量。
步骤S4中的分布参数包括位置参数ε、比例参数ω和第一形状参数λ，通过式(6)计算得到：
Figure GDA0002637359720000091
式(6)中，随机变量y表示电路路径在阶跃输入下的延时，αp表示随机变量y的p阶原点矩，1≤p≤3，
Figure GDA0002637359720000092
β表示第二形状参数，
Figure GDA0002637359720000093
E(y)表示电路路径在阶跃输入信号下的延时统计值的均值，D(y)表示电路路径在阶跃输入信号下的延时统计值的方差，S(y)表示电路路径在阶跃输入信号下的延时统计值的偏度，E(y2)表示随机变量y的二阶原点矩，E(y3)表示随机变量y的三阶原点矩。
步骤S5中，电路路径的延时统计值的概率密度函数通过式(7)计算得到：
Figure GDA0002637359720000094
式(7)中，fLSN(y)表示电路路径延时统计值的概率密度函数，
Figure GDA0002637359720000095
电路路径的延时统计值的最大值和最小值通过式(8)计算得到：
Figure GDA0002637359720000096
式(8)中，
Figure GDA0002637359720000097
令
Figure GDA0002637359720000098
对应的解y为电路路径延时统计值的最大值；令
Figure GDA0002637359720000099
对应的解y为电路路径延时统计值的最小值；FLSN(y)表示电路路径延时统计值的累计分布函数，
Figure GDA00026373597200000910
通过式(9)计算得到；
Figure GDA0002637359720000101
式(9)中，
Figure GDA0002637359720000102
A＝λ。
图3为n取不同值时的路径延时概率密度函数曲线，n表示电路路径中电路单元的总数，“MC仿真PDF”表示由蒙特卡洛仿真得到的电路路径延时结果的概率密度柱状图，用于和拟合结果进行对比，该柱状图由MATLAB的hist函数绘制；“MC仿真拟合PDF”表示由蒙特卡洛仿真得到的电路路径延时数结果合而来的概率密度分布曲线，该曲线由MATLAB的ksdensity函数拟合，由图中标有“+”标记的实线表示；“LSN分布拟合PDF”表示用本发明方法的统计模型拟合得到的概率密度分布曲线，在图中用不带标记的实线表示。

Claims (6)

1.先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述先进工艺是指40nm以下工艺，低电压是指集成电路的工作电压低于晶体管阈值电压0.35V；所述集成电路的电路路径中包含至少两级电路单元；所述方法包括以下步骤：
S1：根据电路路径中各级电路单元在非阶跃输入信号下的延时标称值与本级电路单元在阶跃输入信号下的延时标称值及前一级电路单元在阶跃输入信号下的延时标称值之间的线性关系，求得各级电路单元的系数，再根据各级电路单元的系数得出电路路径延时随机变量；
S2：对电路路径中各级电路单元在阶跃输入信号下进行蒙特卡洛仿真，对仿真获得的统计样本集计算延时统计值的均值、方差和偏度；
S3：根据步骤S2得到的电路路径中各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度计算电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度；
S4：根据步骤S3得到的电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度拟合电路路径延时的分布参数；
S5：计算阶跃输入信号下电路路径的延时统计值的概率密度函数、最大值和最小值。
2.根据权利要求1所述的先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述步骤S1具体包括以下步骤：
S11：根据式(1)所示的线性关系求得各级电路单元的系数：
Figure FDA0002637359710000011
式(1)中，tdi表示电路路径中的第i级电路单元非阶跃输入信号下的延时标称值，
Figure FDA0002637359710000012
表示电路路径中的第i级电路单元阶跃输入信号下的延时标称值，
Figure FDA0002637359710000013
表示电路路径中的第i-1级电路单元阶跃输入信号下的延时标称值，η(i-1)表示第i-1级电路单元的系数，2≤i≤n，n表示电路路径中电路单元的总数；
S12：将η(i-1)代入到式(2)中，求得电路路径延时随机变量t_path：
Figure FDA0002637359710000014
式(2)中，随机变量tdr表示电路路径在阶跃输入信号下第r级电路单元的延时，随机变量
Figure FDA0002637359710000015
表示阶跃输入信号下第n级电路单元的延时，ηj表示第j级电路单元的系数，随机变量
Figure FDA0002637359710000016
表示阶跃输入信号下第j级电路单元的延时。
3.根据权利要求1所述的先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述步骤S2中，对电路路径中各级电路单元在阶跃输入信号下均进行m次蒙特卡洛仿真，对仿真获得的统计样本集通过式(3)计算得到各级电路单元在阶跃输入信号下的延时统计值的均值、方差和偏度：
Figure FDA0002637359710000021
Figure FDA0002637359710000022
Figure FDA0002637359710000023
式(3)中，E(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的均值，D(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的方差，S(xr)表示第r级电路单元在阶跃输入信号下的延时统计值的偏度，1≤r≤n，n表示电路路径中电路单元的总数，随机变量xr表示第r级电路单元在阶跃输入下的延时，Xr,k表示第r级电路单元在阶跃输入下的第k个延时样本数据，
Figure FDA0002637359710000024
表示随机变量xr的三阶原点矩，
Figure FDA0002637359710000025
4.根据权利要求1所述的先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述步骤S3中，电路路径在阶跃输入信号下的延时统计值的均值、方差和偏度通过式(4)计算得到：
Figure FDA0002637359710000026
式(4)中，y＝t_path表示阶跃输入信号下电路路径的延时随机变量，E(y)表示y的均值，D(y)表示y的方差，S(y)表示y的偏度，
Figure FDA0002637359710000027
表示阶跃输入信号下第r级电路单元的延时随机变量，E(xr)表示xr的均值，D(xr)表示xr的方差，
Figure FDA0002637359710000031
表示
Figure FDA0002637359710000032
的均值，
Figure FDA0002637359710000033
表示
Figure FDA0002637359710000034
的均值，
Figure FDA0002637359710000035
表示
Figure FDA0002637359710000036
的方差，1≤r≤n，aj＝1+ηj，ηj表示第j级电路单元的系数，1≤j≤n-1，n表示电路路径中电路单元的总数，an＝1，μ＝-E(y)；
公式(4)中第三个偏度表达式进一步展开写成公式(5)：
Figure FDA0002637359710000037
其中，ts由表达式
Figure FDA0002637359710000038
约束，1≤s≤n+1；对于1≤s≤n-1，as＝1+ηs，ηs表示第s级电路单元的系数；对于s＝n，as＝1；xs表示阶跃输入信号下第s级电路单元的延时随机变量。
5.根据权利要求1所述的先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述步骤S4中的分布参数包括位置参数ε、比例参数ω和第一形状参数λ，通过式(6)计算得到：
Figure FDA0002637359710000039
式(6)中，随机变量y表示电路路径在阶跃输入下的延时，αp表示随机变量y的p阶原点矩，1≤p≤3，
Figure FDA00026373597100000310
β表示第二形状参数，
Figure FDA00026373597100000311
E(y)表示电路路径在阶跃输入信号下的延时统计值的均值，D(y)表示电路路径在阶跃输入信号下的延时统计值的方差，S(y)表示电路路径在阶跃输入信号下的延时统计值的偏度，E(y2)表示随机变量y的二阶原点矩，E(y3)表示随机变量y的三阶原点矩。
6.根据权利要求5所述的先进工艺和低电压下的集成电路统计时序分析方法，其特征在于：所述步骤S5中，电路路径的延时统计值的概率密度函数通过式(7)计算得到：
Figure FDA0002637359710000041
式(7)中，fLSN(y)表示电路路径延时统计值的概率密度函数，
Figure FDA0002637359710000042
电路路径的延时统计值的最大值和最小值通过式(8)计算得到：
Figure FDA0002637359710000043
式(8)中，
Figure FDA0002637359710000044
令
Figure FDA0002637359710000045
对应的解y为电路路径延时统计值的最大值；令
Figure FDA0002637359710000046
对应的解y为电路路径延时统计值的最小值；FLSN(y)表示电路路径延时统计值的累计分布函数，
Figure FDA0002637359710000047
通过式(9)计算得到；
Figure FDA0002637359710000048
式(9)中，
Figure FDA0002637359710000049
A＝λ。
CN201910643441.6A 2019-07-17 2019-07-17 先进工艺和低电压下的集成电路统计时序分析方法 Active CN110442926B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910643441.6A CN110442926B (zh) 2019-07-17 2019-07-17 先进工艺和低电压下的集成电路统计时序分析方法
PCT/CN2020/076447 WO2021008136A1 (zh) 2019-07-17 2020-02-24 先进工艺和低电压下的集成电路统计时序分析方法
US16/969,474 US20230153502A1 (en) 2019-07-17 2020-02-24 Statistical Timing Analysis Method of Integrated Circuit under Advanced Process and Low Voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910643441.6A CN110442926B (zh) 2019-07-17 2019-07-17 先进工艺和低电压下的集成电路统计时序分析方法

Publications (2)

Publication Number Publication Date
CN110442926A CN110442926A (zh) 2019-11-12
CN110442926B true CN110442926B (zh) 2020-11-24

Family

ID=68430524

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910643441.6A Active CN110442926B (zh) 2019-07-17 2019-07-17 先进工艺和低电压下的集成电路统计时序分析方法

Country Status (3)

Country Link
US (1) US20230153502A1 (zh)
CN (1) CN110442926B (zh)
WO (1) WO2021008136A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110442926B (zh) * 2019-07-17 2020-11-24 东南大学 先进工艺和低电压下的集成电路统计时序分析方法
CN111651948B (zh) * 2020-06-08 2024-05-07 中国科学院微电子研究所 参数化的电路单元延时估算模型、其建模方法和系统
CN111650496B (zh) * 2020-06-08 2022-07-05 中国科学院微电子研究所 统计延时分析方法与系统
CN112241615B (zh) * 2020-10-09 2021-05-18 广芯微电子（广州）股份有限公司 一种数据平衡性时序的检测方法、系统及电子设备
CN112241614B (zh) * 2020-10-09 2021-05-18 广芯微电子（广州）股份有限公司 一种时钟延时链延时的检测方法、系统及电子设备
CN113204938B (zh) * 2021-04-06 2022-08-12 普赛微科技(杭州)有限公司 一种集成电路的时延特性改进方法、装置及存储介质
CN113300693B (zh) * 2021-06-07 2023-11-14 东南大学 一种近阈值单元电路延时模型

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3636643B2 (ja) * 2000-06-30 2005-04-06 株式会社東芝 半導体集積回路の信号遅延時間計算方法及び記憶媒体
US8255850B2 (en) * 2008-01-21 2012-08-28 Texas Instruments Incorporated Fabricating IC with NBTI path delay within timing constraints
CN105701266B (zh) * 2014-11-28 2019-05-07 国际商业机器公司 用于电路设计中的静态时序分析的方法和系统
CN106066919B (zh) * 2016-06-13 2019-05-31 中国科学院微电子研究所 应用于近/亚阈值数字电路的统计静态时序分析方法
CN107733402B (zh) * 2017-10-18 2020-10-30 东南大学 面向近阈值低电压的时序监测单元及监测系统
CN110442926B (zh) * 2019-07-17 2020-11-24 东南大学 先进工艺和低电压下的集成电路统计时序分析方法

Also Published As

Publication number Publication date
US20230153502A1 (en) 2023-05-18
CN110442926A (zh) 2019-11-12
WO2021008136A1 (zh) 2021-01-21

Similar Documents

Publication Publication Date Title
CN110442926B (zh) 先进工艺和低电压下的集成电路统计时序分析方法
Salehi et al. Energy and area analysis of a floating-point unit in 15nm cmos process technology
Kim et al. Variation-tolerant, ultra-low-voltage microprocessor with a low-overhead, within-a-cycle in-situ timing-error detection and correction technique
Kwong et al. Variation-driven device sizing for minimum energy sub-threshold circuits
Zhai et al. The limit of dynamic voltage scaling and insomniac dynamic voltage scaling
Duarte et al. A clock power model to evaluate impact of architectural and technology optimizations
US7000204B2 (en) Power estimation based on power characterizations
Nejat et al. Dynamic flip-flop conversion: A time-borrowing method for performance improvement of low-power digital circuits prone to variations
US20150220672A1 (en) Method and apparatus for modelling power consumption of integrated circuit
Chen et al. Variable-latency adder (VL-adder) new arithmetic circuit design practice to overcome NBTI
Yao Dual-threshold voltage design of sub-threshold circuits
Vujkovic et al. Optimized power-delay curve generation for standard cell ICs
CN100481092C (zh) 一种降低大规模集成电路漏电功耗的设计方法
US20050034089A1 (en) Area based power estimation
Srivastava et al. Low-power-design space exploration considering process variation using robust optimization
Hwang et al. Timing yield slack for timing yield-constrained optimization and its application to statistical leakage minimization
CN115796088A (zh) 一种面向双轨标准单元库的电压分配方法
Bal et al. Revamping timing error resilience to tackle choke points at NTC systems
Ye et al. On the premises and prospects of timing speculation
CN101645103A (zh) 同时减轻集成电路老化和降低泄漏功耗的电源电压调整法
Slimani et al. Variability modeling in near-threshold CMOS digital circuits
Wirnshofer et al. On-line supply voltage scaling based on in situ delay monitoring to adapt for PVTA variations
Chen et al. A comprehensive stochastic design methodology for hold-timing resiliency in voltage-scalable design
Santiago et al. Characterizing approximate adders and multipliers for mitigating aging and temperature degradations
Pendyala et al. Interval arithmetic based input vector control for RTL subthreshold leakage minimization

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant