CN100481092C - 一种降低大规模集成电路漏电功耗的设计方法 - Google Patents

Abstract

本发明提出一种采用双阈值法对大规模集成电路进行网表逻辑综合，以降低大规模集成电路漏电功耗的设计方法。本发明设计方法在对大规模集成电路进行网表逻辑综合时，先定义集合Q并用Hvt库和时序要求比较宽松的时序约束进行综合，得到一个最初的Hvt库网表并进行时序分析，将发生时序偏移的路径信息保存在集合Q中，计算集合Q中每一条路径的每一个逻辑块x_i的延迟时间t_ph(x_i)和消耗的静态功耗P_h(x_i)；将发生时序偏移路径上的逻辑块全部换成Lvt库，得到校正网表；将集合Q中电路的时序要求换成比较严格的时序约束，并在此时序约束下，对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库的处理直到无定时误差且电路漏电功耗达到最小为止。

Description

一种降低大规模集成电路漏电功耗的设计方法

技术领域

本发明涉及一种降低大规模集成电路漏电功耗的设计方法，特别涉及到采用双阈值电压法降低大规模集成电路漏电功耗的设计方法。

背景技术

随着半导体技术的飞速发展，集成电路的集成度越来越高，功率的消耗也越来越大。集成电路的功耗一般分为两类：一类是动态功耗，是集成电路正常工作时功能跳变引起的功率消耗，一类是静态功耗(又称漏电功耗)，是电路处于非活动状态或静止状态时产生的功率消耗。

随着集成电路制造工艺进一步提高，集成电路设计迈入了深亚微米乃至超深亚微米的时代，构成半导体集成电路的金属氧化物半导体门(简称为MOS)也不断减小。由于短沟道效应的存在，引起漏电流的增大，最终导致漏电功耗越来越大。目前，较为有效的控制漏电功耗的设计方法就是采用双阈值电压法对集成电路进行网表逻辑综合，再根据得到的网表时序对电路进行调整。该方法采用两种逻辑块单元库，一种是高阈值标准单元库(简称为Hvt库)，由漏电流较小但延时较大的金属氧化物半导体场效应晶体管(简称为MOSFET)构成，另一种是低阈值标准单元库(简称为Lvt库)，由漏电流较大但延时较小的MOSFET构成。

一般情况下，同一种逻辑单元的Hvt和Lvt库的漏电流和延迟时间存在如下比例关系：

延迟时间：Lvt∶Hvt＝1∶2

漏电流：Lvt∶Hvt＝20∶1

为了控制漏电功耗，也就是要控制漏电流，在网表逻辑综合过程中通常将高阈值标准单元应用在电路中，但由于高阈值标准单元延迟时间相对较长，也同样会增加漏电功耗。因此，必须考虑电路中的漏电流和延迟时间之间最佳匹配。

目前，现有技术大规模集成电路网表逻辑综合(简称为Synthesis)阶段低功耗的设计流程通常为：首先，用Lvt库和比较严格的时序约束进行网表综合，然后，根据得到的网表时序，在未发生时序偏移的路径反复执行优先使用Hvt库的处理，直到无定时误差并且功耗值也达到最小为止。

上述方法在非关键路径更换工序中仅对未发生时序偏移的路径实施Hvt库的更换，因此，Hvt库单元所占比例较小，降低电路功耗的效果不明显，有时无法设计出满足低功耗要求的集成电路。根据仿真的结果，相对而言，这种方法速度比较慢，漏电流减小的量也比较小。

发明内容

本发明提出一种采用双阈值法对大规模集成电路进行网表逻辑综合，以降低大规模集成电路漏电功耗的设计方法。本发明设计方法在对大规模集成电路进行网表逻辑综合时，先定义集合Q并用Hvt库和时序要求比较宽松的时序约束进行综合，得到一个最初的Hvt库网表并进行时序分析，将发生时序偏移的路径信息保存在集合Q中，计算集合Q中每一条路径的每一个逻辑块x_i的延迟时间t_ph(x_i)和消耗的静态功耗P_h(x_i)；将发生时序偏移路径上的逻辑块全部换成Lvt库，得到校正网表；将集合Q中电路的时序要求换成比较严格的时序约束，并在此时序约束下，对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库的处理直到无定时误差且电路漏电功耗达到最小为止。

本发明设计方法在对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库的处理时，先计算集合Q中逻辑块的延迟时间差值和静态功耗差值并建立包含各个逻辑块延迟时间差值和静态功耗差值的表格E，计算松弛时间T_slack，搜索表格E中静态功耗差值最大的逻辑块，判断该逻辑块对应的T_slack-Δt(x_i)是否为正值，如果为正值，则用Hvt库单元替换Lvt库单元，且令T_slack＝T_slack-Δt(x_i)，ΔP(x_i)设为0，如果为负值，则保持Lvt库单元不变，ΔP(x_i)设为0，反复搜索、判断，直到集成电路中的所有逻辑块均不满足T_slack-Δt(x_i)≥0的条件，得到最终网表。

采用本发明设计方法在时序分析时根据线载模型(简称为wire load mode)计算电路中路径时延时间，判断是否满足规定的建立准备时间(简称为setuptime)，满足则视为未出现时序偏移，否则视为出现时序偏移。

采用本发明设计方法可以更多的使用Hvt单元库的逻辑块，充分发挥Hvt单元库逻辑块漏电流较小的特性，可借助于漏电流的抑止来谋求功率的降低。

附图说明

图1：是本发明设计方法中集成电路网表逻辑综合方法的流程框图。

图2：是本发明设计方法对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库处理的流程框图。

下面结合附图及具体实施方式对本发明判断方法做详细的说明

附图1是本发明设计方法集成电路网表逻辑综合方法的流程框图。由图可知，本发明设计方法包括以下主要步骤：

1、定义集合Q并用Hvt库以及比较宽松的时序约束进行综合，得到Hvt库网表101，在这里采用比较宽松的时序约束的目的是为了加入尽可能多的Hvt逻辑块；

2、对最初的Hvt库网表101进行时序分析，即对网表101进行延迟时间分析：

根据线载模型(简称为wire load mode)计算电路中路径时延时间，判断其是否满足规定的建立准备时间(简称为setup time)(即判断时序是否发生偏移)，如果未出现时序偏移，则网表101可直接提供给后续工序使用；如果出现时序偏移，则进入下一步骤；

3、将网表101中出现时序偏移的路径保存在集合Q中，并且计算集合Q中每一条路径的每一个逻辑块x_i的延迟时间t_ph(x_i)和消耗的静态功耗P_h(x_i)；

4、将发生时序偏移路径上的逻辑块全部换成Lvt库，得到校正网表401；

5、将集合Q中电路的时序要求换成比较严格的时序约束；

6、对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库的处理直到无定时误差且电路漏电功耗达到最小为止；

7、得到最终网表601。

最终得到的网表601就是一个采用本发明设计方法得到的低功耗网表。由于直接采用Hvt库进行第一次的综合，所以Hvt库单元的含有量大大提高，而且有利于时序的改善。

附图2是本发明设计方法对集合Q中替换成Lvt库的路径反复执行优先使用Hvt库处理的流程框图。由图可知，该处理流程包括以下主要步骤：

1、计算集合Q中每一条路径的每一个逻辑块x_i的延迟时间t_pl(x_i)和消耗的静态功耗P_l(x_i)；

2、计算每一个逻辑块x_i在相同输入情况下采用不同单元库的延迟时间差值和静态功耗差值：

延迟时间差值：Δt(x_i)＝t_ph(x_i)-t_pl(x_i)

静态功耗差值：ΔP(x_i)＝P_l(x_i)-P_h(x_i)

式中：t_ph(x_i)和t_pl(x_i)分别为逻辑块x_i在相同输入情况下采用Hvt库和Lvt库的延迟时间，P_l(x_i)和P_h(x_i)分别为逻辑块x_i在相同输入情况下采用Hvt库和Lvt库的静态功耗；

3、计算集合Q中每一条路径的松弛时间T_slack：

$T_{\mathrm{slack}}=T_{\max }-\underset{i=0}{\overset{i}{\mathrm{\Σ}}}{t}_p\left(x_i\right)+t_d\left(x_i\right)$

式中：T_max为集合Q中每一条路径的约束时间，x_i采用Hvt库单元时t_p(x_i)＝t_ph(x_i)，x_i采用Lvt库单元时t_p(x_i)＝t_pl(x_i)，t_d(x_i)为x_i与前一逻辑块之间的传输延时；

4、建立表格E，包含集合Q中每一条路径的松弛时间T_slack以及该路径对应的每一个逻辑块x_i的延迟时间差值Δt(x_i)和静态功耗差值ΔP(x_i)；

5、搜索表格E中T_slack≥0的电路，查找该电路中静态功耗差值ΔP(x_i)最大的逻辑块；

6、判断是否T_slack-Δt(x_i)≥0(式中Δt(x_i)为ΔP(x_i)的对应值)，是则将x_i的库单元变为Hvt库单元，且令表格E中T_slack＝T_slack-Δt(x_i)，表格E中x_i的静态功耗差值ΔP(x_i)设为0，不再参与搜索，重复执行步骤5，否则执行下一步骤；

7、保持x_i的Lvt库单元不变，ΔP(x_i)设为0，不再参与搜索，重复执行步骤5；

8、重复步骤5、6、7，直到集成电路中的所有逻辑块均不满足T_slack-Δt(x_i)≥0的条件；

9、得到最终的网表601。

根据仿真结果，本发明设计方法得到的低功耗网表中Hvt库单元的含有量较现有技术设计方法提高了约120％，而漏电流大约为现有技术设计方法的1/3。

本发明设计方法实施例中采用了延迟时间为Lvt∶Hvt＝1∶2，漏电流为Lvt∶Hvt＝20∶1的单元库，显然，也可以采用其他工艺条件下发生一定变化的库文件。

本发明设计方法还可有其他多种实施例，在不背离本发明设计方法的精神及其实质的情况下，本领域技术人员当可相据本发明设计方法作出各种相应的改变或变形，但这些相应的改变或变形均属于本发明设计方法的权利要求保护范围。

Claims (3)

1、一种采用双阈值法降低大规模集成电路漏电功耗的设计方法，大规模集成电路中的逻辑块由Lvt库逻辑块和Hvt库逻辑块组成，其特征在于：在对大规模集成电路进行网表逻辑综合时，先定义集合Q并用Hvt库和时序要求比较宽松的时序约束进行综合，得到一个最初的Hvt库网表并进行时序分析，将发生时序偏移的路径信息保存在集合Q中，计算集合Q中每一条路径的每一个逻辑块x_i的延迟时间t_ph(x_i)和消耗的静态功耗P_h(x_i)，将发生时序偏移路径上的逻辑块全部换成Lvt库逻辑块，得到校正网表，将集合Q中电路的时序要求换成比较严格的时序约束，并在此时序约束下，对集合Q中替换成Lvt库逻辑块的路径反复执行优先使用Hvt库的处理直到无定时误差且电路漏电功耗达到最小为止。

2、根据权利要求1所述设计方法，其特征在于：在对集合Q中替换成Lvt库逻辑块的路径反复执行优先使用Hvt库的处理时，先计算集合Q中逻辑块的延迟时间差值Δt(x_i)、静态功耗差值ΔP(x_i)以及每一条路径的松弛时间T_slack，并建立包含每一条路径松弛时间以及路径中各个逻辑块延迟时间差值和静态功耗差值的表格E，搜索表格E中静态功耗差值最大的逻辑块，判断该逻辑块对应的T_slack-Δt(x_i)是否为大于或等于零，如果大于或等于零，则用Hvt库逻辑块替换Lvt库逻辑块，且令T_slack＝T_slack-Δt(x_i)，ΔP(x_i)设为0，如果小于零，则保持Lvt库逻辑块不变，ΔP(x_i)设为0，反复搜索、判断，直到大规模集成电路中的所有逻辑块均不满足T_slack-Δt(x_i)≥0的条件，得到最终网表；其中，延迟时间差值Δt(x_i)＝t_ph(x_i)-t_pl(x_i)，式中，t_ph(x_i)和t_pl(x_i)分别为逻辑块x_i在相同输入情况下采用Hvt库和Lvt库的延迟时间；静态功耗差值ΔP(x_i)＝P_l(x_i)-P_h(x_i)，式中，P_l(x_i)和P_h(x_i)分别为逻辑块x_i在相同输入情况下采用Hvt库和Lvt库的静态功耗；松弛时间 $T_{\mathrm{slack}}=T_{\max }-\underset{i=0}{\overset{i}{\mathrm{\Σ}}}{t}_p\left(x_i\right)+t_d\left(x_i\right),$ 式中，T_max为集合Q中每一条路径的约束时间，x_i采用Hvt库逻辑快时t_p(x_i)＝t_ph(x_i)，x_i采用Lvt库逻辑快时t_p(x_i)＝t_pl(x_i)，t(x_i)为x_i与前一逻辑快之间的传输时延。

3、根据权利要求1所述设计方法，其特征在于：时序分析时根据线载模型计算电路中路径时延时间，判断是否满足规定的建立准备时间，满足则视为未出现时序偏移，否则视为出现时序偏移。

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