CN101645103A - 同时减轻集成电路老化和降低泄漏功耗的电源电压调整法 - Google Patents

Abstract

同时减轻集成电路老化和降低泄漏功耗的电源电压调整法，属于集成电路设计技术领域，其特征是，通过在集成电路中使用一高一低的双重电源电压，并在电路运行的时候根据电路的延时和泄漏功耗，动态地调整电路的双电源电压，使电路性能参数精确地满足要求，达到同时减轻电路老化和降低泄漏功耗的目的。

Description

同时减轻集成电路老化和降低泄漏功耗的电源电压调整法

技术领域

本发明涉及一种同时减轻集成电路老化和降低泄漏功耗的电源电压调整方法，属于集成电路设计技术领域。

背景技术

随着CMOS工艺特征尺寸的不断降低，一种称为负偏置温度不稳定性(Negative Bias Temperature Instability，简称NBTI)的老化机制逐渐成为影响数字集成电路可靠性的最重要因素之一。NBTI是PMOS晶体管特有的一种效应，当PMOS晶体管处于反向偏置条件时会发生NBTI效应。

在集成电路的制造过程中，当对硅进行氧化时，由于工艺的原因必须引入氢原子，因此除了会在氧化物中形成通常的硅-氧(Si-O)化合键，也会形成一部分硅-氢(Si-H)化合键，这些Si-H键相对于Si-O键属于弱化合键。当PMOS管处于负偏置时，由于栅极电场的作用，在沟道反型层中的空穴会发生隧穿进入栅氧化层，并被界面处的Si-H键捕获，这样Si-H键会发生断裂，并形成相当于正电荷的界面陷阱和氢原子；氢原子向栅极方向扩散，从而使得前面的化学反应可以不断进行。界面陷阱会提高PMOS管的阈值电压的绝对值，使PMOS管的工作电流下降，延时增加，造成电路的性能下降，甚至造成电路逻辑功能上的错误。相关的研究和实际测量数据都表明，由NBTI导致的PMOS管的阈值电压的增加量(ΔV_th)和电路工作时间(t)满足一个指数关系式：

ΔV_th(t)＝N×tⁿ    (1)

其中，N是一个和工艺特征尺寸、温度、电源电压、器件掺杂浓度等有关的常数，n是时间依赖指数(对H₂扩散模型n＝1/6，对H扩散模型n＝1/4)。

NBTI机制在MOS管发展的初期就被人们发现。近年来，随着MOS管栅氧层厚度的不断降低，NBTI效应变得越来越严重。最近两三年，不断有学者提出减轻NBTI老化的技术。Kumar等学者在Adaptive Techniques for OvercomingPerformance Degradation due to Aging in Digital Circuits一文中，提出了动态适应的偏置电压和电源电压调整法，他们在电路运行的时候根据电路的实际情况决定出需要的晶体管电源电压和偏置电压，但是他们的技术增加电路泄漏功耗达27％。此外还有NBTI综合法、输入向量控制、内部节点控制等优化技术。

另一方面，随着工艺的进步，电路的工作频率越来越高，单位面积上逻辑门的个数也在快速增长，因此，CMOS电路的功耗问题成为电路设计中的一个非常重要的问题。电路总功耗分为动态功耗和静态功耗两部分。当电路运行时，电路功耗主要为动态功耗；电路处于闲置状态时，电路功耗主要为静态功耗，即各个MOS管的泄漏功耗。但是电路运行的时候也一样存在泄漏功耗。泄漏功耗主要包括亚阈值泄漏、栅极泄漏、栅泄漏引起的漏极泄漏等。在纳米器件时代，MOS管的泄漏功耗越来越大，由此造成的静态功耗所占电路总功耗的比重也逐渐提高，泄漏功耗已经成为CMOS电路功耗的一个主要部分。目前工业界用来降低泄漏功耗的最常用的技术有双阈值分配和电源电压屏蔽等。双阈值分配，主要思想是在保证电路性能的基础上，在需要高性能的地方采用低阈值的晶体管，在其他地方采用高阈值的晶体管来降低泄漏功耗；电源电压屏蔽法是在电源线和逻辑模块中插入睡眠晶体管，当电路闲置时，使用控制信号关断睡眠晶体管，使逻辑电路的电源电压接近于零，从而降低泄漏功耗。除此之外，还有输入向量控制、动态电压调整和动态阈值调整等优化技术。

发明内容

本发明的目的是提供一种同时减轻由负偏置温度不稳定性引起的电路老化和降低泄漏功耗的电源电压分配方法。通过使用一高一低的双电源电压，并在电路运行的时候动态地调整电路的电源电压，达到同时减轻电路老化和降低泄漏功耗的目的。

本发明的特征在于，所述方法是一种用计算机对由MOS晶体管组成的集成电路进行仿真设计的方法，步骤如下：

步骤(1)，计算机初始化，

设定：仿真模块HSPICE，用于计算逻辑门的泄漏功耗，用于计算逻辑门的输入为输入向量input时的概率、以及计算逻辑门延时和所述集成电路延时的仿真模块PrimeTime，

输入：所需要设计的集成电路的拓扑序列；

步骤(2)，计算所述集成电路的时序信息，找出该集成电路中延时最大的路径，称为关键路径，关键路径上的逻辑门称为关键逻辑门；

步骤(3)，把所述集成电路中的所有逻辑门分为以下两类逻辑门集合：

高电源电压逻辑门集合HVGS，由所述关键路径上的逻辑门组成，统一使用高电源电压，用V_ddhigh表示，并设定一个高电源电压候选序列，

低电源电压逻辑门集合LVGS，由所有非关键路径上的逻辑门组成，统一使用低电源电压，用V_ddlow表示；

步骤(4)，为所述集成电路的延时设定一个延时约束值，使该集成电路在整个寿命期间内工作时发生的延时均小于所述延时约束值；

步骤(5)，按以下步骤计算出所述集成电路的延时在何时将超过所述延时约束值：

步骤(5.1)，每增加一个单位时间Δt，按下式计算每个逻辑门s的阈值电压的增加量ΔV_th(s)：

ΔV_th(s)＝N(s)×(Δt)ⁿ，

其中，N(s)是所述逻辑门s的老化参数，由器件手册的参数决定，n是时间依赖指数，对H₂扩散模型n＝1/6，对H扩散模型n＝1/4，

再按下式计算所述逻辑门s的延时Delay(s)：

$\mathrm{Delay}\left(s\right)=\frac{K\left(s\right)C_L\left(s\right)V_{\mathrm{dd}}\left(s\right)}{{(V_{\mathrm{dd}}\left(s\right)-V_{\mathrm{th}0}-\mathrm{\Δ}{V}_{\mathrm{th}}\left(s\right))}^{\mathrm{\α}}},$

其中，α为速度饱和因子，1≤α＜2，K(p)由器件手册查出，C_L(s)为逻辑门s的负载电容，V_dd(s)为逻辑门s的电源电压，V_th0为逻辑门的初始阈值电压，为设定值，

所述集成电路的总延时由所述仿真模块PrimeTime计算得到，

步骤(5.2)，计算所述集成电路在每增加一个单位时间Δt后的电路延时，若所述延时超过所述延时约束值，则该时刻即为下一个需要动态调整电源电压的时间点t_i+1；

步骤(6)，在步骤(5)得到的动态计算出的时间点t_i上，按下述步骤对所述电源电压进行动态调整：

步骤(6.1)，选择并优化在t_i+1时间点的高电源电压，步骤如下：

步骤(6.1.1)，从所述高电源电压序列中任选一个高电源电压作为t_i+1时间点的高电源电压，并分配给所述关键路径上的各个关键逻辑门，

步骤(6.1.2)，按下式计算用于优化所述集成电路的延时和泄漏功耗的目标函数F的值：

F＝A×D(t_i+1)+B×L(t_i)，

其中，A和B为权重常数，A+B＝1，所述A和B的值均由设计要求而定，D(t_i+1)为时间点t_i+1时所述集成电路的延时，由所述仿真模块PrimeTime得到，

L(t_i)是时间点t_i时的所述集成电路的总泄漏功耗，对于每一个逻辑门而言，泄漏功耗P_leak(s)由下式给出，s为该逻辑门的序号：

$P_{\mathrm{leak}}\left(s\right)=V_{\mathrm{dd}}\left(s\right)\×\underset{\mathrm{input}}{\mathrm{\Σ}}[I_{\mathrm{leak}}(s,\mathrm{input},V_{\mathrm{dd}}\left(s\right),V_{\mathrm{th}}\left(s\right))\×\mathrm{Prob}(s,\mathrm{input})],$

其中，I_leak(s，input，V_dd(s)，V_th(s))为该逻辑门s在输入向量为input、电源电压为V_dd(s)、阈值电压为V_th(s)时的漏电流，所述漏电流由所述仿真模块HSPICE得到，

Prob(s，input)表示该关键逻辑门s的输入向量为input的概率，由所述仿真模块PrimeTime得到，

再按下式计算所述集成电路在t_i时间点的总泄漏功耗：

$L\left(t_i\right)=\underset{s=1}{\overset{S}{\mathrm{\Σ}}}{P}_{\mathrm{leak}}\left(s\right),$

其中，S为所述集成电路的逻辑门总数，

步骤(6.1.3)，遍历所述高电源电压候选序列，按步骤(6.1.1)和(6.1.2)所述的方法计算所述各对应的目标函数F的值，取使F值最小时的高电源电压值作为优化的V_ddhigh(t_i+1)，并分配给所述关键路径上的各个关键逻辑门；

步骤(6.2)，确定并优化t_i+1时间点上的最优的低电源电压：

步骤(6.2.1)，对于从所述低电源电压逻辑门集合LVGS中的任何一个非关键逻辑门l，计算放松后的延时D_relax(l)：

D_relax(l)＝D_current(l)+C×D_slack(l)，

其中，D_current(l)为该非关键逻辑门l在低电源电压未调整前的t_i时间点上的延时值，由所述仿真模块PrimeTime得到，D_slack(l)为该非关键逻辑门l的延时缓冲，也由所述仿真模块PrimeTime得到，C为安全系数，在0和1之间取值，

步骤(6.2.2)，按步骤(6.2.1)所述方法计算所述低电源电压逻辑门集合LVGS中的所有非关键逻辑门的放松后的延时D_relax(l)，

步骤(6.2.3)，按下式计算所述各个非关键逻辑门的低电源电压V_ddlow(l)，取其最大值为优化后的t_i+1时间点上的所述集成电路的低电源电压，并分配给所述非关键路径上的各个非关键逻辑门，

$D_{\mathrm{relax}}\left(l\right)=\frac{K\left(l\right)C_L\left(l\right)V_{\mathrm{ddlow}}\left(l\right)}{{(V_{\mathrm{ddlow}}\left(l\right)-V_{\mathrm{th}})}^{\mathrm{\α}}},$

其中，α为速度饱和因子，1≤α＜2，K(l)由器件手册查出，C_L(l)为非关键逻辑门l的负载电容；

步骤(7)，重复执行步骤(5)和步骤(6)直到电路寿命的终点。

利用本发明提出的同时减轻集成电路老化和降低泄漏功耗的电源电压分配方法，具有以下有益效果：

1)不改变所述电路的拓扑结构、逻辑关系，不改变电路中门和晶体管的结构；

2)计算机仿真设计所需的时间很短；

3)充分利用了所述电路可优化的余地，在直接影响电路性能的关键逻辑门上使用高电源电压以保证性能，在不影响电路性能的其他门上使用低电源电压以降低泄漏功耗；

4)动态调整的方法能够很好地适应电路，使得电路的性能参数始终能精确地满足要求，在整个电路的寿命期间内有效地同时减轻老化、降低泄漏功耗。

附图说明

图1是电源电压调整是如何改进门延时的。

图2是电源电压调整是如何改进电路延时的：-为不使用任何优化技术时电路的延时变化情况，

为使用本发明的技术后的电路延时变化情况。

图3是电源电压调整是如何改进电路泄漏功耗的：-为不使用任何优化技术时电路的总泄漏功耗变化情况，为使用本发明的技术后电路的总泄漏功耗变化情况。

图4是双重电源电压的变化情况：-为高电源电压的变化情况，为低电源电压的变化情况。

图5是电源电压分配流程。

具体实施方式

本发明提出的同时减轻集成电路老化和降低泄漏功耗的电源电压分配方法，结合附图说明如下。

虽然很多学者分别提出了减轻NBTI老化效应和降低泄漏功耗的方法，但是几乎没有学者提出一种能同时达到这两个目的有效方法，而且很多方法都是电路设计时的技术，一旦设计好了，在电路工作中参数都保持不变。由于工艺扰动等因素的影响，实际成品电路可能和设计不一样，而且受环境因素等影响，实际电路的表现可能会发生变化。本发明提出的方法，利用双重电源电压，同时减轻电路老化和降低泄漏功耗，并且在电路运行过程中根据电路的表现，动态调整这两个电源电压以保证在整个电路工作期间内电路延时能精确地满足要求、泄漏功耗尽量小。

本发明提出的同时减轻集成电路老化和降低泄漏功耗的电源电压分配技术，主要按以下两大步骤实施：

1.双电源电压分配。

2.动态调整。

以下是这两个步骤的详细说明：

第一步，输入所需要设计的电路的拓扑序列，计算所述电路的时序信息，找出延时最大的关键路径，并进行双电源电压分配，即把所有门分成两个集合：HVGS(High V_dd Gate Set，高电源电压逻辑门集合)和LVGS(Low V_dd Gate Set，低电源电压逻辑门集合)，其中HVGS由所有关键逻辑门组成，它们使用高电源电压V_ddhigh，LVGS由所有非关键逻辑门组成，它们使用低电源电压V_ddlow。每个门的电源电压的高低级别一旦分配好，在整个电路工作期间内不再变化，即：使用高电源电压的门始终使用高电源电压，低电源电压也同样。

为每个电路设定一个延时的约束值，确保电路在整个寿命期间内的延时都不超过该约束值。

第二步，在每个动态计算出的时间点上，进行动态调整。这一步又分成三个小步骤。

1)计算下一个需要动态调整的时间点。根据当前电路的高低电源电压值，并根据NBTI老化模型的(1)式，计算每一个逻辑门的阈值电压，再根据门延时的计算公式(2)计算每个逻辑门的延时：

$\mathrm{Delay}\left(v\right)=\frac{{\mathrm{KC}}_L{V}_{\mathrm{dd}}}{{(V_{\mathrm{dd}}-V_{\mathrm{th}})}^{\mathrm{\α}}}---\left(2\right)$

其中v是逻辑门的编号，K是一个常数，和制造工艺有关，可以由器件手册查出；C_L为门v的负载电容；V_dd和V_th分别是门v的电源电压和阈值电压；α是速度饱和因子，也称为摆率，1＜α＜2。

使用PrimeTime软件计算出整个电路的延时，并且判断电路延时是否超过延时约束值；如果超过，那么当前时间点就是需要电源电压调整的时间点。

2)确定最优的高电源电压。如图1所示，在由上述1)计算出的t_i时刻，电路的延时超过约束值，这时立即分配一个新的高电源电压V_ddhigh(t_i+1)。由于逻辑门的延时如(2)式所示，如果门的电源电压V_dd突然升高，电路延时将有一个突然的下降，并且越高的V_ddhigh(t_i+1)，延时越小；但是V_ddhigh(t_i+1)越高，会导致更高的泄漏功耗。所以我们使用一个目标函数来计算最优的V_ddhigh(t_i+1)：

F＝A×D(t_i+1)+B×L(t_i)              (3)

其中A和B是两个权重常数用以平衡泄漏功耗和延时，满足A+B＝1，由设计者根据对电路性能和泄漏功耗的要求来决定；D(t_i+1)和L(t_i)分别是t_i+1时刻的电路延时和t_i时的电路总泄漏功耗。延时用PrimeTime软件计算得到。

一个逻辑门的泄漏功耗可以用基于查找表的方法计算：

$P_{\mathrm{leak}}\left(v\right)=V_{\mathrm{dd}}\left(v\right)\×\underset{\mathrm{input}}{\mathrm{\Σ}}{I}_{\mathrm{leak}}(v,\mathrm{input},V_{\mathrm{dd}}\left(v\right),V_{\mathrm{th}}\left(v\right))\×\mathrm{Prob}(v,\mathrm{input})---\left(4\right)$

其中P_leak(v)表示门v的泄漏功耗；I_leak(v，input，V_dd(v)，V_th)表示门v在输入向量为input、电源电压为V_dd(v)、阈值电压为V_th(v)时的泄漏电流，通过HSPICE仿真软件获得；Prob(v，input)表示门v的输入为input的概率，通过PrimeTime仿真软件得到。

通过对一个候选范围内的一系列电压值分别计算(3)式的值，取使其值最小的电压值即是最优的V_ddhigh(t_i+1)。

3)确定最优的低电源电压。考虑LVGS中的门，它们不是关键门，因此它们有延时的缓冲量，所以它们的延时可以被适当地放松，从而它们的电源电压可以更低：

D_relax(v)＝D_current(v)+C×D_slack(v)          (4)

其中D_relax，D_current，D_slack分别是门v放松后的延时、门的当前延时、门的延时缓冲。C是一个介于0和1之间的常数，确保LVGS中的门不会变成关键门。由(2)式和逻辑门放松后的延时，计算出门v的低电源电压。整个电路的最优低电源电压取自所有LVGS门的电源电压的最大值，以确保LVGS中的所有门都能满足延时要求。

以上三个小步骤，将在每一个动态确定的时间点上执行，直到电路寿命的终点。

双重电源电压与动态调整的技术需要在集成电路中使用两个电源电压网络，并且这两个电压网络都要使用电压调节器和数模转换器来调整电压，这增加了额外的电路模块，使电路变得复杂，也会增加电路的额外面积和功耗，这是本发明带来益处的同时所需要付出的代价。

图2显示了电源电压调整技术在某电路上是如何改进电路延时的，比起不用任何优化技术的值，本发明的方法减轻NBTI引起的老化达72.9％；图3显示了泄漏功耗的变化情况，最大泄漏功耗减小3.29％；图4显示了双重电源电压的变化情况。三张插图的横坐标都是对数坐标。

Claims (1)

1、同时减轻集成电路老化和降低泄漏功耗的电源电压调整法，其特征在于，所述方法是一种用计算机对由MOS晶体管组成的集成电路进行仿真设计的方法，步骤如下：

步骤(1)，计算机初始化，

设定：仿真模块HSPICE，用于计算逻辑门的泄漏功耗，用于计算逻辑门的输入为输入向量input时的概率、以及计算逻辑门延时和所述集成电路延时的仿真模块PrimeTime，

输入：所需要设计的集成电路的拓扑序列；

步骤(2)，计算所述集成电路的时序信息，找出该集成电路中延时最大的路径，称为关键路径，关键路径上的逻辑门称为关键逻辑门；

步骤(3)，把所述集成电路中的所有逻辑门分为以下两类逻辑门集合：

高电源电压逻辑门集合HVGS，由所述关键路径上的逻辑门组成，统一使用高电源电压，用V_ddhigh表示，并设定一个高电源电压候选序列，

低电源电压逻辑门集合LVGS，由所有非关键路径上的逻辑门组成，统一使用低电源电压，用V_ddlow表示；

步骤(4)，为所述集成电路的延时设定一个延时约束值，使该集成电路在整个寿命期间内工作时发生的延时均小于所述延时约束值；

步骤(5)，按以下步骤计算出所述集成电路的延时在何时将超过所述延时约束值：

步骤(5.1)，每增加一个单位时间Δt，按下式计算每个逻辑门s的阈值电压的增加量ΔV_th(s)：

ΔV_th(s)＝N(s)×(Δt)ⁿ，

其中，N(s)是所述逻辑门s的老化参数，由器件手册的参数决定，n是时间依赖指数，对H₂扩散模型n＝1/6，对H扩散模型n＝1/4，

再按下式计算所述逻辑门s的延时Delay(s)：

$\mathrm{Delay}\left(s\right)=\frac{K\left(s\right)C_L\left(s\right)V_{\mathrm{dd}}\left(s\right)}{{(V_{\mathrm{dd}}\left(s\right)-V_{\mathrm{th}0}-{\mathrm{\ΔV}}_{\mathrm{th}}\left(s\right))}^{\mathrm{\α}}},$

其中，α为速度饱和因子，1≤α＜2，K(p)由器件手册查出，C_L(s)为逻辑门s的负载电容，V_dd(s)为逻辑门s的电源电压，V_th0为逻辑门的初始阈值电压，为设定值，

所述集成电路的总延时由所述仿真模块PrimeTime计算得到，

步骤(5.2)，计算所述集成电路在每增加一个单位时间Δt后的电路延时，若所述延时超过所述延时约束值，则该时刻即为下一个需要动态调整电源电压的时间点t_i+1；

步骤(6)，在步骤(5)得到的动态计算出的时间点t_i上，按下述步骤对所述电源电压进行动态调整：

步骤(6.1)，选择并优化在t_i+1时间点的高电源电压，步骤如下：

步骤(6.1.1)，从所述高电源电压序列中任选一个高电源电压作为t_i+1时间点的高电源电压，并分配给所述关键路径上的各个关键逻辑门，

步骤(6.1.2)，按下式计算用于优化所述集成电路的延时和泄漏功耗的目标函数F的值：

F＝A×D(t_i+1)+B×L(t_i)，

其中，A和B为权重常数，A+B＝1，所述A和B的值均由设计要求而定，D(t_i+1)为时间点t_i+1时所述集成电路的延时，由所述仿真模块PrimeTime得到，

L(t_i)是时间点t_i时的所述集成电路的总泄漏功耗，对于每一个逻辑门而言，泄漏功耗P_leak(s)由下式给出，s为该逻辑门的序号：

$P_{\mathrm{leak}}\left(s\right)=V_{\mathrm{dd}}\left(s\right)\×\underset{\mathrm{input}}{\mathrm{\Σ}}[I_{\mathrm{leak}}(s,\mathrm{input},V_{\mathrm{dd}}\left(s\right),V_{\mathrm{th}}\left(s\right))\×\mathrm{Prob}(s,\mathrm{input})],$

其中，I_leak(s，input，V_dd(s)，V_th(s))为该逻辑门s在输入向量为input、电源电压为V_dd(s)、阈值电压为V_th(s)时的漏电流，所述漏电流由所述仿真模块HSPICE得到，

Prob(s，input)表示该关键逻辑门s的输入向量为input的概率，由所述仿真模块PrimeTime得到，

再按下式计算所述集成电路在t_i时间点的总泄漏功耗：

$L\left(t_i\right)=\underset{s=1}{\overset{S}{\mathrm{\Σ}}}{P}_{\mathrm{leak}}\left(s\right),$

其中，S为所述集成电路的逻辑门总数，

步骤(6.1.3)，遍历所述高电源电压候选序列，按步骤(6.1.1)和(6.1.2)所述的方法计算所述各对应的目标函数F的值，取使F值最小时的高电源电压值作为优化的V_ddhigh(t_i+1)，并分配给所述关键路径上的各个关键逻辑门；

步骤(6.2)，确定并优化t_i+1时间点上的最优的低电源电压：

步骤(6.2.1)，对于从所述低电源电压逻辑门集合LVGS中的任何一个非关键逻辑门l，计算放松后的延时D_relax(l)：

D_relax(l)＝D_current(l)+C×D_slack(l)，

其中，D_current(l)为该非关键逻辑门l在低电源电压未调整前的t_i时间点上的延时值，由所述仿真模块PrimeTime得到，D_slack(l)为该非关键逻辑门l的延时缓冲，也由所述仿真模块PrimeTime得到，C为安全系数，在0和1之间取值，

步骤(6.2.2)，按步骤(6.2.1)所述方法计算所述低电源电压逻辑门集合LVGS中的所有非关键逻辑门的放松后的延时D_relax(l)，

步骤(6.2.3)，按下式计算所述各个非关键逻辑门的低电源电压V_ddlow(l)，取其最大值为优化后的t_i+1时间点上的所述集成电路的低电源电压，并分配给所述非关键路径上的各个非关键逻辑门，

$D_{\mathrm{relax}}\left(l\right)=\frac{K\left(l\right)C_L\left(l\right)V_{\mathrm{ddlow}}\left(l\right)}{{(V_{\mathrm{ddlow}}\left(l\right)-V_{\mathrm{th}})}^{\mathrm{\α}}},$

其中，α为速度饱和因子，1≤α＜2，K(l)由器件手册查出，C_L(l)为非关键逻辑门l的负载电容；

步骤(7)，重复执行步骤(5)和步骤(6)直到电路寿命的终点。

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