JP2000011031A - 半導体集積回路の論理回路検証装置および論理回路検証方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、回路の１部に論理・タイミング検
証が終了しているコアを含む半導体集積回路の論理回路
検証に好適な論理回路検証装置に関し、コアが備える複
数のセルの中から検証に必要なセルを抽出して処理対象
とすることにより、論理回路検証に要する時間を短縮化
することを目的とする。 【解決手段】 コアと新規回路とを含む半導体集積回路
を対象とする論理回路検証装置を構成する。コアに含ま
れるセルの中から、新規回路と組み合わされた場合にタ
イミング検証が必要となるタイミング検証対象セルを抽
出するタイミング検証対象セル抽出部１２を設ける。コ
アに含まれるセルの中から、新規回路と組み合わされた
場合に遅延時間の計算が必要となる遅延計算対象セルを
抽出する遅延計算対象セル抽出部１４を設ける。シミュ
レーションの実行時には、抽出されたセルのみを対象と
して所定の処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
論理回路検証装置および論理回路検証方法に係り、特
に、回路の１部に、所定項目に関する検証が終了してい
る回路を含む半導体集積回路の論理回路検証に好適な論
理回路検証装置および論理回路検証方法に関する。

【０００２】

【従来の技術】半導体集積回路の設計過程では、回路の
レイアウト等が決定した段階で、回路が正常に動作する
ことを確認するための論理回路検証が行われる。上記の
論理回路検証においては、先ず、(1)個々のセルが置か
れた状況を考慮して、それらのセルを信号が伝搬する際
に生ずる遅延時間を計算する処理、および、(2)個々の
レジスタが置かれた状況を考慮して、それらが正常に動
作するための規格（セットアップ時間やホールド時間）
を計算する処理等が実行される。以下、上記の規格を
「タイミング検証値」と称す。

【０００３】論理回路検証においては、上述した遅延時
間の計算、および、タイミング検証値の計算等が終了し
た後に、それらの計算値を用いて、クロック信号や入力
データ等が所定のタイミングで変化した場合の回路動作
がシミュレーションされる。そして、上記のシミュレー
ションの実行と共に、回路の論理および信号の伝搬する
タイミングについての検証が行われる。以下、この検証
を「論理・タイミング検証」と称す。

【０００４】ところで、半導体集積回路の１部には、例
えばＣＰＵコアのようなＩＰ(intellectual Property)
が用いられることがある。ＩＰは、複数の組合せ論理ゲ
ートと複数のレジスタとを内蔵し、かつ、内部の論理・
タイミング検証が予め完了している機能ブロックであ
る。以下、そのような機能ブロックを総称して「コア」
と称す。

【０００５】１部にコアを含む半導体集積回路を設計す
る場合には、新たに設計する回路部分とコアとを組み合
わせた状態で、論理回路検証を行う必要がある。従来、
このような論理回路検証では、コアに内蔵される全ての
セルが遅延時間計算やタイミング検証値計算の対象とさ
れ、それら全てのセルについて遅延時間やタイミング検
証値が計算された後に論理・タイミング検証を行う手法
が採られていた。

【０００６】

【発明が解決しようとする課題】しかし、コアについて
は、上記の如くその内部の論理・タイミング検証が既に
終了している。このため、新たに設計した回路とコアと
を組み合わせた半導体集積回路が正常に動作するか否か
を検証するうえでは、必ずしも、コアに内蔵される全て
のセルを対象として論理回路検証を実行する必要はな
い。この点、全てのセルを論理回路検証の対象とする従
来の手法は、検証に要する時間を短縮するうえで、未だ
改良の余地を残すものであった。

【０００７】本発明は、上記のような課題を解決するた
めになされたもので、コアに内蔵される複数のセルの中
から検証に必要なセルを抽出して処理対象とすることに
より、論理回路検証に要する時間の短縮化を可能とする
論理回路検証装置を提供することを第１の目的とする。

【０００８】また、本発明は、コアに内蔵される複数の
セルの中から検証に必要なセルを抽出して処理対象とす
ることにより、論理回路検証に要する時間の短縮化を可
能とする論理回路検証方法を提供することを第２の目的
とする。

【０００９】

【課題を解決するための手段】本発明の請求項１に係る
半導体集積回路の論理回路検証装置は、複数の組合せ論
理ゲートと複数のレジスタとを備えると共に、予め内部
回路の検証が終了しているコアと、前記コアと組み合わ
される新規回路とを含む半導体集積回路を対象として論
理回路検証を行う論理回路検証装置であつて、前記コア
に含まれるセルの中から、前記新規回路と組み合わされ
た場合にタイミング検証が必要となるタイミング検証対
象セルを抽出するタイミング検証対象セル抽出部と、前
記コアに含まれるセルの中から、前記新規回路と組み合
わされた場合に遅延時間の計算が必要となる遅延計算対
象セルを抽出する遅延計算対象セル抽出部と、を備える
ことを特徴とするものである。

【００１０】本発明の請求項２に係る半導体集積回路の
論理回路検証装置は、前記コアに含まれるセルの中か
ら、前記新規回路と組み合わされた場合にタイミング検
証および遅延時間の計算の何れもが必要とされないセル
を、検証対象外セルとして抽出する検証対象外セル抽出
部と、前記検証対象外セルに関する情報を、それらのフ
ァンクションのみの情報に置換するファンクションセル
置換部と、を備えることを特徴とするものである。

【００１１】本発明の請求項３に係る半導体集積回路の
論理回路検証装置は、前記コアに含まれるセルの中か
ら、前記新規回路と組み合わされた場合にタイミング検
証および遅延時間の計算の何れもが必要とされないセル
を、検証対象外セルとして抽出する検証対象外セル抽出
部と、前記検証対象外セルで構成されるモジュールに関
する情報を、ＲＴＬ記述に変換するＲＴＬ記述変換部
と、を備えることを特徴とするものである。

【００１２】本発明の請求項４に係る半導体集積回路の
論理回路検証装置は、前記タイミング検証対象セルを対
象としてタイミング検証値を計算するタイミング検証値
計算部と、前記タイミング検証対象セルを対象として、
前記タイミング検証値を用いてタイミング検証を行うシ
ミュレーション部と、を備えることを特徴とするもので
ある。

【００１３】本発明の請求項５に係る半導体集積回路の
論理回路検証装置は、前記遅延計算対象セルを対象とし
て遅延時間を計算する遅延計算部と、前記遅延計算対象
セルを対象として、前記遅延時間を用いて遅延シミュレ
ーションを行うシミュレーション部と、を備えることを
特徴とするものである。

【００１４】本発明の請求項６に係る半導体集積回路の
論理回路検証装置は、前記半導体集積回路を対象として
タイミング検証を行うシミュレーション部と、前記タイ
ミング検証の実行中に、前記コアの外部入力ピンに関す
る情報を保持するコア外部ピン情報保持部と、を備える
ことを特徴とするものである。

【００１５】本発明の請求項７に係る半導体集積回路の
論理回路検証方法は、複数の組合せ論理ゲートと複数の
レジスタとを備えると共に、予め内部回路の検証が終了
しているコアと、前記コアと組み合わされる新規回路と
を含む半導体集積回路を対象として論理回路検証を行う
論理回路検証方法であつて、前記コアに含まれるセルの
中から、前記新規回路と組み合わされた場合にタイミン
グ検証が必要となるタイミング検証対象セルを抽出する
タイミング検証対象セル抽出ステップと、前記コアに含
まれるセルの中から、前記新規回路と組み合わされた場
合に遅延時間の計算が必要となる遅延計算対象セルを抽
出する遅延計算対象セル抽出ステップと、を備えること
を特徴とするものである。

【００１６】本発明の請求項８に係る半導体集積回路の
論理回路検証方法は、前記コアに含まれるセルの中か
ら、前記新規回路と組み合わされた場合にタイミング検
証および遅延時間の計算の何れもが必要とされないセル
を、検証対象外セルとして抽出する検証対象外セル抽出
ステップと、前記検証対象外セルに関する情報を、それ
らのファンクションのみの情報に置換するファンクショ
ンセル置換ステップと、を備えることを特徴とするもの
である。

【００１７】本発明の請求項９に係る半導体集積回路の
論理回路検証方法は、前記コアに含まれるセルの中か
ら、前記新規回路と組み合わされた場合にタイミング検
証および遅延時間の計算の何れもが必要とされないセル
を、検証対象外セルとして抽出する検証対象外セル抽出
ステップと、前記検証対象外セルで構成されるモジュー
ルに関する情報を、ＲＴＬ記述に変換するＲＴＬ記述変
換ステップと、を備えることを特徴とするものである。

【００１８】本発明の請求項１０に係る半導体集積回路
の論理回路検証方法は、前記タイミング検証対象セルを
対象としてタイミング検証値を計算するタイミング検証
値計算ステップと、前記タイミング検証対象セルを対象
として、前記タイミング検証値を用いてタイミング検証
を行うシミュレーションステップと、を備えることを特
徴とするものである。

【００１９】本発明の請求項１１に係る半導体集積回路
の論理回路検証方法は、前記遅延計算対象セルを対象と
して遅延時間を計算する遅延計算ステップと、前記遅延
計算対象セルを対象として、前記遅延時間を用いて遅延
シミュレーションを行うシミュレーションステップと、
を備えることを特徴とするものである。

【００２０】本発明の請求項１２に係る半導体集積回路
の論理回路検証方法は、前記半導体集積回路を対象とし
てタイミング検証を行うシミュレーションステップと、
前記タイミング検証の実行中に、前記コアの外部入力ピ
ンに関する情報を保持するコア外部ピン清報保持ステッ
プと、を備えることを特徴とするものである。

【００２１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。

【００２２】実施の形態１．図１は、本発明の実施の形
態１の論理回路検証装置のブロック構成図を示す。本実
施形態の論理回路検証装置は、回路の１部に「コア」、
すなわち、「複数の組合せ論理ゲートと複数のレジスタ
とを内蔵し、かつ、内部の論理・タイミング検証が予め
完了している機能ブロック」を含む半導体集積回路を対
象とする論理回路検証に好適な装置である。尚、本実施
形態の論理回路検証装置は、公知のコンピュータシステ
ムを用いて実現することができる。

【００２３】図１に示す如く、本実施形態の論理回路検
証装置は、論理回路接続情報部１０を備えている。論理
回路接続情報部１０には、コアに関するネットリストが
記憶されている。コアに内蔵される回路は、ＡＮＤやＯ
Ｒ、或いは、フリップフロップ（Ｆ／Ｆ）等のセルを組
み合わせることにより実現されている。

【００２４】論理回路接続情報部１０に記憶されている
ネットリストによれば、以下に示すような上方を取得す
ることができる。 (1)個々のセルのファンクション、(2)セル間の接続情
報、(3)個々のセルのドライブ能力、(4)個々のセルにつ
いて遅延時間を演算するために必要な情報、および、
(5)タイミング検証の必要なセルについてタイミング検
証値を演算するために必要な情報。本実施形態の論理回
路検証装置において、上記のネットリストは、タイミン
グ検証対象セル抽出部１２、遅延計算対象セル抽出部１
４、および、検証対象外セル抽出部１６に供給される。

【００２５】タイミング検証対象セル抽出部１２は、コ
アに関するネットリストに基づいて、コアの構成要素か
らタイミング検証の必要なセル（タイミング検証対象セ
ル）を抽出するブロックである。また、遅延計算対象セ
ル抽出部１４は、コアに関するネットリストに基づい
て、コアを構成するゲートの中から遅延計算の必要なセ
ル（遅延計算対象セル）を抽出するブロックである。そ
して、検証対象外セル抽出部１６は、コアの構成要素か
ら、タイミング検証および遅延計算の何れをも行う必要
のないセル（検証対象外セル）を抽出するブロックであ
る。

【００２６】タイミング検証対象セルの情報は、タイミ
ング検証値計算部１６に供給される。また、遅延計算対
象セルの情報は、遅延計算部１８に供給される。タイミ
ング検証値計算部１７は、上記のネットリストに含まれ
る情報を用いて、タイミング検証対象セルのそれぞれに
ついてタイミング検証値を計算する。一方、遅延計算部
１８は、上記のネットリストに含まれる情報を用いて、
遅延計算対象セルのそれぞれについて遅延計算値を計算
する。

【００２７】本実施形態の論理回路検証装置は、置換セ
ル情報ライブラリ２０を備えている。 コアを構成する
個々のセルについては、ファンクションに加えて、ドラ
イブ能力や遅延時間特性、或いは、動作特性等の種々の
特性が定義されている。置換セル情報ライブラリ２０に
は、それらのセルを、ファンクションだけが定義された
セル（以下、ファンクションセルと称す）に置換するた
めに必要な情報が記憶されている。以下、この情報を置
換セル情報と称す。

【００２８】置換セル情報は、上述した検証対象外セル
の情報と共にファンクションセル置換部２２に供給され
ている。ファンクションセル置換部２２は、ネットリス
トに基づいて得られる検証対象外セルに関する情報を、
置換セル情報に基づいて、ファンクションに関する情報
に置換するブロックである。

【００２９】本実施形態の論理回路検証装置は、ＲＴＬ
(Register Transfer Level)記述ライブラリ２４を備え
ている。ＲＴＬ記述は、回路の機能を、特定の機能を実
現する組合せ論理ゲートに対応する記述と、Ｆ／Ｆやラ
ッチ等のレジスタ間のデータ転送の記述で表したもので
ある。半導体集積回路の設計過程では、一般に、実現す
べき回路の構成を予めＲＴＬ記述により記述し、そのＲ
ＴＬ記述をゲートレベルに展開することでネットリスト
を取得し、次いで論理回路検証を行う手法が採られてい
る。

【００３０】このため、コアを含む半導体集積回路の設
計段階では、コアに関するＲＴＬ記述が既知である場合
がある。上記のＲＴＬ記述ライブラリ２４は、コアのＲ
ＴＬ記述が既知である場合に、そのＲＴＬ記述を記憶す
るためのブロックである。ＲＴＬ記述ライブラリ２４に
コアに関するＲＴＬ記述が記憶されている場合、その情
報はＲＴＬ記述変換部２６に供給される。

【００３１】ＲＴＬ記述変換部２６には、コアに関する
ＲＴＬ記述と共に、検証対象外セル抽出部１６によって
抽出された検証対象外セルの情報が供給される。ＲＴＬ
記述変換部２６は、ネットリストから得られる検証対象
外セルの情報、すなわち、検証対象外セルに関するゲー
トレベルの情報を、ＲＴＬ記述に変換する処理を実行す
る。

【００３２】また、本実施形態の論理回路検証装置は、
新規回路情報ライブラリ２８を備えている。新規回路情
報ライブラリ２８には、新たに設計される回路部分に関
するネットリストが記憶されている。新規回路情報ライ
ブラリ２８に記憶されているネットリストは、シミュレ
ーション部３０に供給される。

【００３３】シミュレーション部３０には、新規回路に
関するネットリストに加えて、タイミング検証値計算部
１７の計算結果、遅延計算部１８の計算結果、ファンク
ションセル置換部２２により生成される置換情報、およ
び、ＲＴＬ記述変換部２６により生成される変換情報が
供給される。シミュレーション部３０は、これらの情報
を基礎として、コアを含む半導体集積回路の動作シミュ
レーション、すなわち、論理・タイミング検証のための
シミュレーションを実行する。

【００３４】本実施形態の論理回路検証装置は、更に、
コア外部ピン情報保持部３２を備えている。コア外部ピ
ン情報保持部３２は、シミュレーション部３０により論
理・タイミング検証のためのシミュレーションが実行さ
れている場合に、コアの外部ピンに供給される信号の情
報を保持するブロックである。

【００３５】以下、図２乃至図９を参照して、本実施形
態の論理回路検証装置が実行する処理の内容を具体的に
説明する。図２は、本実施形態において論理・タイミン
グ検証の対象とされる半導体集積回路３４の全体図を示
す。半導体集積回路３４は、コア３６および新規回路３
８を備えている。コア３６は、複数の組合せ論理ゲート
と複数のレジスタとを備え、かつ、予め内部の論理・タ
イミング検証が終了している機能ブロックである。一
方、新規回路３８は、新たに設計された回路である。本
実施形態において、半導体集積回路３４の論理・タイミ
ング検証は、その設計過程において、新規回路３８のネ
ットリストが得られた時点で実行される。

【００３６】図３は、コア３６の要部を表すブロック構
成図を示す。図３に示す如く、コア３６は、一方の側面
に、４本のデータ入力ピン４０〜４６、３本のクロック
入力ピン４８〜５２、および、１本のりセット入力ピン
５４を備えている。また、コア３６は、他方の側面に４
本のデータ出力ピン５６〜６２を備えている。

【００３７】コア３６の内部には、複数の組合せ論理ゲ
ート６４〜８４（Ｌ１〜Ｌ１１）が設けられている。こ
れらの組合せ論理ゲート６４〜８４は、例えば組合せ論
理ゲート７６（Ｌ７）について図示されるように、それ
ぞれ、特定の機能を実現するために、ＡＮＤやＯＲ等の
ゲートを複数組み合わせて構成された回路である。ま
た、コア３６の内部には、複数のレジスタ８６〜９６
（ｒｅｇ１〜ｒｅｇ９）が設けられている。レジスタ８
６〜９５は、クロック信号のエッジを検出することによ
りデータを取り込み、かつ、そのデータを出力する機能
を有している。また、レジスタ９６は、上記の機能に加
えて、リセット信号のレベルを検出することによりデー
タをリセットする機能を有している。

【００３８】図４は、本実施形態の論理回路検証装置
が、半導体集積回路３４の論理回路検証を行う際に実行
するー連の処理のフローチャートを示す。図４に示すー
連の処理においては、先ずステップ１００の処理が実行
される。

【００３９】ステップ１００では、コア３６が備えるセ
ルの中からタイミング検証対象セルを抽出する処理が実
行される。本ステップ１００の処理は、上記図１に示す
論理回路接続情報部１０に記憶されているコアに関する
ネットリストに基づいて実行される。上記図１に示すタ
イミング検証対象セル抽出部１２は、本ステップ１００
の処理が実行されることにより実現される。

【００４０】図３に示すコア３６において、レジスタ８
６〜９６（ｒｅｇ１〜ｒｅｇ９）を正常に動作させるた
めには、それらに供給されるクロック信号やりセット信
号の変化タイミングと、それらに供給される入力信号の
変化タイミングとが特定の条件を満たすことが必要であ
る。タイミング検証は、このように、受信する信号の変
化タイミングについて特定の条件が課されるセル・すな
わら、レジスタ８６〜９６を対象として実行することが
適切である。

【００４１】ところで、コア３６が備えるレジスタのう
ち、レジスタ９１，９２（ｒｅｇ４，ｒｅｇ５）は、レ
ジスタ８６，８８（ｒｅｇ１，ｒｅｇ２）の出力信号の
みを基礎とする入力信号を受信し、かつ、レジスタ８
６，８８と同じＣＬＫ１をクロック信号として受信す
る。従って、レジスタ９１，９２は、レジスタ８６，８
８と同期回路を構成している。

【００４２】同様に、レジスタ９４，９５（ｒｅｇ７，
ｒｅｇ８）は、レジスタ９１，９２（ｒｅｇ４，ｒｅｇ
５）の出力信号のみを基礎とする入力信号を受信し、か
つ、レジスタ９１，９２と同じＣＬＫ１をクロック信号
として受信する。従って、レジスタ９４，９５は、レジ
スタ９１，９２およびレジスタ８６，８８と同期回路を
構成している。

【００４３】上述の如く、コア３６については、予め内
部の論理回路検証およびタイミング検証が終了してい
る。つまり、コア３６においては、レジスタ８６，８８
が適正に動作する場合、レジスタ９１，９２，９４，９
５がそれらと同期して適正に動作することが検証されて
いる。従って、半導体集積回路３４の論理回路検証にお
いては、レジスタ８６，８８の後段に位置する４つのレ
ジスタを、タイミング険証の対象から除外することが可
能である。換言すると、コア３６においては、自己と同
じクロック信号で動作するレジスタから出力される信号
のみを基礎とする信号を入力信号とするレジスタを、タ
イミング検証対象セルから除外することが可能である。

【００４４】レジスタ９０（ｒｅｇ３）は、クロック信
号ＣＬＫ２を受けて動作する初段のレジスタである。従
って、レジスタ９０は、タイミング検証対象セルとして
抽出することが適切である。

【００４５】レジスタ９３（ｒｅｇ６）は、クロック信
号ＣＬＫ２を受けて動作する２段目のレジスタである。
しかし、レジスタ９３の入力信号は、他のクロック信号
ＣＬＫ１と同期して動作するレジスタ８８の出力信号を
基礎としている。このため、レジスタ９３は、タイミン
グ検証対象セルとして抽出することが適切である。

【００４６】レジスタ９６はリセット信号ＲＥＳ１を受
けて動作する初段のレジスタである。このため、レジス
タ９６は、タイミング検証対象セルとして抽出すること
が適切である。

【００４７】図４に示すステップ１００では、ネットリ
ストを基に、クロック入力ピン４８〜５２およびリセッ
ト入力ピン５４のそれぞれについて、それらのピンに接
続されるセルを１段ずつ検索し、上述した基準に従って
タイミング検証対象セルの抽出を行う。本実施形態にお
いては、上記の処理が実行されることにより、レジスタ
８６〜９０，９３，９６（ｒｅｇ１〜３，６，９）がタ
イミング検証対象セルとして抽出される。

【００４８】上述の如く、本実施形態の論理回路検証装
置によれば、コア３６に含まれるセルのうち、半導体集
積回路３４の論理・タイミング検証を実行するうえで真
に必要なセルのみをタイミング検証対象セルとして抽出
することができる。このため、本実施形態の論理回路検
証装置によれば、論理・タイミング検証のためのシミュ
レーションに要するメモリ使用量を削減し、その実行時
間を有効に短縮することができる。

【００４９】図４に示す如く、上記ステップ１００の処
理が終了すると、次にステップ１０２の処理が実行され
る。ステップ１０２では、コア３６が備えるセルの中か
ら遅延計算対象セルを抽出する処理が実行される。本ス
テップ１０２の処理は、上記図１に示す論理回路接続情
報部１０に記憶されているコアに関するネットリストに
基づいて実行される。上記図１に示す遅延計算対象セル
抽出部１２は、本ステップ１０２の処理が実行されるこ
とにより実現される。

【００５０】上記ステップ１００で抽出されたタイミン
グ検証対象セルについて適正にタイミング検証を実行す
るためには、データ入力ピン４０〜４６に供給された信
号がそれらのセル(レジスタ)のデータ入力端子に到達す
る過程で信号に生ずる遅延時間を正確に把握することが
必要である。従って、本実施形態のコア３６について
は、組合せ論理ゲート６４〜６８，７４，８０，８２を
構成するセルを遅延計算対象セルとして抽出することが
適切である。

【００５１】また、半導体集積回路３４の論理回路検証
を実行する場合、コア３６にクロック信号やセットノリ
セット信号が入力されるタイミングと、コア３６のデー
タ出カピン５６〜６２のデータが変化するタイミングと
の関係を、コア３６の遅延時間として把握することが必
要である。コア３６の遅延時間は、クロックピン４８〜
５２やデータ出力ピン５６〜６２に接続される容量に応
じて変化する。従って、その遅延時間は、コア３６の置
かれる状況、すなわち、コア３６が新規回路３８と組み
合わされる状況を考慮して計算することが必要である。

【００５２】コア３６において、データ出力ピン５６〜
６０には、それぞれ最終段に位置するレジスタ９４〜９
６からデータが供給される。この場合、データ出力ピン
５６〜６０のそれぞれに現れる遅延時間は、以下に示す
遅延により決定される。 (1)クロック信号またはセットノリセット信号が最終段
のレジスタ９４〜９６に到達する過程で生ずる遅延、
(2)レジスタ９４〜９６の動作に伴う遅延、および、(3)
レジスタ９４〜９６の出力信号が変化した後、その変化
がデータ出力ピン５６〜６０に現れる間に生ずる遅延。

【００５３】従って、データ出力ピン５６〜６０の遅延
時間を計算する場合には、遅延計算対象セルとして、以
下に示すセルを抽出することが適切である。 (1)最終段のレジスタ９４〜９６、(2)それらが受信する
クロック信号またはセットノリセット信号の伝搬過程に
存在するセル、および、(3)それらとデータ出力ピン５
６〜６０との間に存在するセル。

【００５４】更に、コア３６において、データ出力ピン
６２には、組合せ論理ゲート８２（Ｌ１０）を介してセ
ット／リセット信号が供給されている。この場合、デー
タ出力ピン６２に現れる遅延時間は、その組合せ論理ゲ
ート８２に起因して生ずる遅延時間により決定される。
従って、データ出力ピン６２の遅延時間を計算する場合
には、組合せ論理ゲート８２を遅延計算対象セルとして
抽出することが適切である。

【００５５】図４に示すステップ１０２では、ネットリ
ストに基づいて、上記の基準に従って遅延計算対象セル
の抽出処理が実行される。具体的には、以下に示す処理
が実行される。 (1)タイミング検証対象セル(レジスタ８６〜９０，９
３，９６)のデータ入力端子とデータ入力ピン４０〜４
６との間に存在するセルを抽出する処理、および、(2)
データ出力ピン５６〜６２のそれぞれを対象として、そ
れらのピン５６〜６２とクロック入力ピン４８，５２ま
たはリセット入力ピン５４とを結ぶ経路上に存在するセ
ルを抽出する処理。

【００５６】本実施形態においては、上記の処理が実行
されることにより、組合せ論理ゲート６４〜６８，７４
（Ｌ１〜Ｌ３，Ｌ６）、レジスタ９４〜９６（ｒｅｇ７
〜９）、および、組合せ論理ゲート８０，８２、８４
（Ｌ９，Ｌ１０，Ｌ１１）が遅延計算対象セルとして抽
出される。

【００５７】上述の如く、本実施形態の論理回路検証装
置によれば、コア３６に含まれるセルのうち、半導体集
積回路３４の論理・タイミング検証を実行するうえで真
に必要なセルのみを遅延計算対象セルとして抽出するこ
とができる。このため、本実施形態の論理回路検証装置
によれば、論理・タイミング検証のためのシミュレーソ
ョンに要するメモリ使用量を削減し、その実行時間を有
効に短縮することができる。

【００５８】図４に示す如く、上記ステップ１０２の処
理が終了すると、次にステップ１０４の処理が実行され
る。ステップ１０４では、コア３６に関するＲＴＬ記述
が存在するか否かが判別される。その結果、ＲＴＬ記述
が存在しないと判別される場合は、次にステップ１０６
の処理が実行される。一方、ＲＴＬ記述が存在すると判
別される場合は、次にステップ１０８の処理が実行され
る。

【００５９】ステップ１０６では、コア３６が備えるセ
ルの中から検証対象外セルを抽出し、抽出されたセルに
関する情報をファンクションセルの情報に置換する処理
が実行される。本実施形態においては、本ステップの処
理が実行されることにより、上記図１に示す対象外セル
抽出部１６およびファンクションセル置換部２２が実現
される。

【００６０】コア３６が対象とされる場合、上記ステッ
プ１０６の処理が実行されることにより、図３において
波線枠の内部に位置するセル、すなわち、組合せ論理ゲ
ート７０，７２，７６，７８（Ｌ４，Ｌ５，Ｌ７，Ｌ
８）を構成するセル、および、レジスタ９１，９２（ｒ
ｅｇ４，ｒｅｇ５）が検証対象外セルとして抽出され
る。これらのセルは、半導体集積回路３４の論理・タイ
ミング検証を行う際に改めてタイミング検証値や遅延計
算を行う必要のないセルである。すなわち、それらのセ
ルに関しては、ファンクションのみが情報として与えら
れれば半導体集積回路３４の論理・タイミング検証を実
行することが可能である。

【００６１】図５は、ネットリストに基づいて生成した
組合せ論理ゲート７６（Ｌ７）の回路図を示す。尚、図
５に示すー群のセルは、本実施形態において検証対象外
セルとして抽出されるセルのー部である。図５において
「ＤＲＩＶＥＲ」、「ＡＮＤ−ａ」、「ＡＮＤ−ｂ」お
よび「ＯＲ」は、個々の検証対象外セルの名前である。
これらの名前は、個々のセルのファンクションに加え
て、それらのドライブ能力や遅延特性等の相違が識別で
きるように決められている。例えば、ＡＮＤ−ｂは、Ａ
ＮＤ−ａの２倍のドライブ能力を有するマクロセルであ
る。

【００６２】図６は、上記図５に示すー群のセルをファ
ンクションセルに置き換えて表した組合せ論理ゲート７
６（Ｌ７）の回路図を示す。図６において「ＤＲＩＶＥ
Ｒ−ｆｕｎｃ」、「ＡＮＤ−ｆｕｎｃ」および「ＯＲ−
ｆｕｎｃ」は、個々のセルに付された名前である。これ
らの名前は、セルのファンクションのみを表している。
図４に示す上記ステップ１０６では、置換セル情報ライ
ブラリ２０に記憶されている置換セル情報を用いて、検
出対象外セルとして抽出された全てのセルを、図６に示
すようなファンクションセルに置き換える処理が実行さ
れる。

【００６３】上述の如く、本実施形態の論理回路検証装
置によれば、コア３６に含まれる検証対象外セルの情報
を、ファンクションに関する情報のみに削減して論理回
路検証の処理を進めることができる。このため、本実施
形態の論理回路検証装置によれば、論理・タイミング検
証のためのシミュレーションに要するメモリ使用量を削
減し、その実行時間を有効に短縮することができる。

【００６４】ステップ１０８では、コア３６が備えるセ
ルの中から検証対象外セルを抽出し、抽出されたセルに
関する情報をＲＴＬ記述に変換する処理が実行される。
本実施形態においては、本ステップの処理が実行される
ことにより、上記図１に示す対象外セル抽出部１６およ
びＲＴＬ記述変換部２６が実現される。

【００６５】図７は、上記ステップ１０８で実行される
処理の内容を説明するためのコア３６の回路図を示す。
図７において、モジュールＢ０は、コア３６に含まれる
論理回路の全てを含むモジュールである。モジュールＢ
０に含まれる論理回路は、モジュールＢ１〜Ｂ３のよう
に適当な論理階層ブロックに分割することができる。図
７において、モジュールＢ２は、本実施形態において検
証対象外セルとして抽出されるセルで構成されるモジュ
ールである。また、図７において、Ａ，Ｂ，ＣおよびＤ
は、モジュールＢ２の入力ピンおよび出力ピンに割り付
けられた符号である。

【００６６】図８は、モジュールＢ０の論理回路情報
を、Verilog−ＨＤＬで記述したＲＴＬ記述の１例を示
す。図８に示すＲＴＬ記述には、例えば、以下に示すよ
うな情報が記述されている。 (1)入出力ピンに関する情報（２行目「Ｂ０（ＣＬＫ
１，…）」〜６行目「…，ＯＵＴ２；」） (2)レジスタにつながるデータ束線のビット数情報（７
行目および８行目） (3)レジスタに供給される入力信号に関する情報（１２
行目「ｒｅｇ１＜…」〜１５行目「…／ｒｅｇ２；」)

【００６７】上記図８に示すＲＴＬ記述が存在する場
合、その記述からモジュールＢ２に関するＲＴＬ記述を
抜き出すことにより、コア３６に含まれる検証対象外セ
ルで構成される論理回路情報に対応するＲＴＬ記述を得
ることができる。図９は、モジュールＢ２の入出力ピン
にＡ，Ｂ，ＣおよびＤを割り付けると共に、上記図９に
示すＲＴＬ記述からモジュールＢ２に関する記述のみを
抽出することにより得られる検証対象外セルに関するＲ
ＴＬ記述を示す。

【００６８】図９に示すＲＴＬ記述には、例えば、以下
に示すような情報が記述されている。 (1)入出力ピンに関する情報（１行目〜４行目） (2)レジスタ（ｒｅｇ４，ｒｅｇ５）につながるデータ
束線のビット数情報（５行目） (3)レジスタ（ｒｅｇ４，ｒｅｇ５）に供給される入力
信号に関する情報（７行目「ｒｅｇ４＜＝Ａ＊Ｂ」およ
び８行目「ｒｅｇ５＜＝Ａ／Ｂ」） (4)データ出力ピン（Ｃ，Ｄ）に供給される信号に関す
る情報（１０行目「asslgn Ｃ＝ｒｅｇ４＊ｒｅｇ５」
および１１行目「assign Ｄ＝ｒｅｇ４／ｒｅｇ５」)

【００６９】上記図９に示すＲＴＬ記述に含まれる情報
のうち、例えば上記(3)の情報によれば、ｒｅｇ４に供
給される信号が入力ピンＡおよびＢに入力される信号の
乗算値であることが判る。従って、その情報によれば、
ｒｅｇ４の前段に位置する組合せ論理ゲートＬ４がマル
チプライヤであることが判る。同様に、上記(3)の情報
によれば、ｒｅｇ５の前段に位置する組合せ論理ゲート
Ｌ５がデイバイダであることが判る。

【００７０】更に、上記図９に示すＲＴＬ記述に含まれ
る情報のうち、例えば上記(4)の情報によれば、出力ピ
ンＣに供給される信号がｒｅｇ４の出力値とｒｅｇ５の
出力値の乗算値であることが判る。従って、その情報に
よれば、出力ピンＣの前段に位置する組合せ論理ゲート
Ｌ７がマルチプライヤであることが判る。同様に、上記
(4)の情報によれば、出力ピンＤの前段に位置する組合
せ論理ゲートＬ８がデイバイダであることが判る。

【００７１】このように、ＲＴＬ記述には、組合せ論理
ゲートのファンクションに関する情報が含まれている。
組合せ論理ゲートは、複数のセルが組み合わされて構成
されるゲートである。従って、組合せ論理ゲートのファ
ンクションが判る場合は、複数のセルを含む組合せ論理
ゲートを、一つのセルと同様に扱うことが可能となる。
このため、ＲＴＬ記述の情報を用いることによれば、個
々のセルのファンクション情報のみを用いる場合に比し
て、より効率的にシミュレーションを行うことが可能と
なる。

【００７２】ところで、上記図９に示すＲＴＬ記述に
は、モジュールＢ２を構成する個々のセルに関する詳細
な情報、すなわち、遅延時間やタイミング検証値を計算
するために必要な情報は含まれていない。しかしなが
ら、モジュールＢ２は検証対象外セルで構成されるモジ
ュールである。このため、それらの詳細情報が不明であ
っても半導体集積回路３４のシミュレーションに支障は
生じない。従って、ＲＴＬ記述の情報を用いることによ
れば、検証対象外セルを含む半導体集積回路３４のシミ
ュレーションを、何ら不都合を生ずることなく効率良く
行うことができる。

【００７３】上述の如く、本実施形態の論理回路検証装
置は、コア３６に関するＲＴＬ記述が存在する場合に、
検証対象外セルに関する情報を、ＲＴＬ記述に置き換え
る処理を実行する（ステップ１０８）。このため、本実
施形態の論理回路検証装置によれば、論理・タイミング
検証のためのシミュレーションに要するメモリ使用量を
削減し、その実行時間を有効に短縮することができる。

【００７４】図４に示す如く、上記ステップ１０６また
は１０８の処理が終了すると、次にスブップ１１０の処
理が実行される。ステップ１１０では、遅延計算対象セ
ルのみを対象として遅延時間を計算する処理と、それ以
外のセルに遅延時間０sec を割り付ける処理とが実行さ
れる。セルの遅延時間は、その入力側および出力側に付
加される容量ａ，ｂの関数として求めることができる。
論理回路検証装置には、遅延時間を演算するための関数
式ｆ（ａ，ｂ）が予め与えられている。本ステップ１１
０では、その関数式に適当な容量ａ，ｂを代入すること
により遅延時間の演算を行う。

【００７５】ステップ１１２では、タイミング検証対象
セルのみを対象としてタイミング検証値、すなわち、セ
ットアップタイムやホールドタイム等、正常な動作を確
保するための規格値を計算する処理が実行される。セル
について設定されるタイミング検証値は、セルの入力側
に付加される容量ａの関数として求めることができる。
論理回路検証装置には、遅延時間を演算するための関数
式ｇ（ａ）が予め与えられている。本ステップ１１２で
は、その関数式に適当な容量ａを代入することによりタ
イミング検証値の演算を行う。

【００７６】ステップ１１４では、半導体集積回路３４
の論理およびタイミングを検証するための論理回路シミ
ュレーションが実行される。すなわち、本ステップ１１
４では、コア３６に関するＲＴＬ記述が存在する場合
は、そのＲＴＬ記述を使用した、例えば、イベントドリ
ブン方式による、論理回路シミュレーションが実行され
る。ー方、コア３６に関するＲＴＬ記述が存在しない場
合は、論理回路接続情報部１０に記憶されているネット
リストを用いた論理回路シミュレーションが実行され
る。

【００７７】また、上記ステップ１１４では、上記ステ
ップ１１０で計算された遅延時間を用いて遅延対象セル
を対象とした遅延シミュレーションが実行される。更
に、上記ステップ１１４では、上記ステップ１１２で計
算されたタイミング検証値を用いて、タイミング検証対
象セルが正常に動作することを確認するためのタイミン
グ検証が行われる。

【００７８】本実施形態において、上記のタイミング検
証は、コア３６の外部入力ピンに入力される信号の情報
を保持しながら実行される。このように外部入力ピンに
関する情報を保持しながらタイミング検証を実行する
と、タイミングエラーが検出された際に、そのエラーに
関わる外部入力ピンおよび入力信号に関する情報を容易
に得ることができる。上記図１に示すコア外部ピン情報
保持部３２は、論理回路検証装置が上記の処理を実行す
ることにより実現される。

【００７９】コア３６は予め内部の検証が終了している
ブロックである。このため、その内部で発生するタイミ
ングエラーの原因は、コア３６の外部入力ピンに供給さ
れる信号の変化タイミングのみである。従って、コア３
６の内部でタイミングエラーが生じた場合は、そのエラ
ーに関与する外部入力ピンを特定して、その外部入力ピ
ンの段階でエラーを回避する措置を講ずる必要がある。

【００８０】コア３６の外部入力ピンに関する情報を保
持することなくタイミング検証が行われる場合は、タイ
ミングエラーが生じた後に、エフーの生じたセルから回
路をトレースして、そのエラーに関与する外部入力ピン
を特定することが必要である。これに対して、コア３６
の外部入力ピンに関する情報を保持しながらタイミング
検証を行う場合は、上記のトレースを行うことなく、タ
イミングエラーに関与する外部入力ピンを容易に特定す
ることができる。

【００８１】回路をトレースすることなく外部入力ピン
が特定できれば、回路のトレースに要する時間を削減す
ることができる。また、この場合、コア３６をブラック
ボックスとして扱うことができ、コア３６の内部構造が
不明な場合でも、回路検証を進めることが可能である。
本実施形態の論理回路検証装置は、上記の如く外部入力
ピンの情報を保持しつつタイミング検証を実行すると共
に、コア３６の内部でタイミングエラーが生じた場合
に、そのエラーに関与する外部入力ピンと信号の情報を
表示する機能を有している。このため、本実施形態の論
理回路検証装置によれば、半導体集積回路３４の論理回
路検証に要する時間を有効に短縮することができる。

【００８２】ところで上記の実施形態においては、ＲＴ
Ｌ記述のフォーマット形式にアスキー形式を用いている
が、本発明は、これに限定されるものではなく、ＲＴＬ
記述のフォーマット形式には、アスキー形式を暗号化し
てバイナリ形式としたものを用いてもよい。ＲＴＬ記述
をこのように暗号化することによれば、コア３６の機密
保持を図りつつ論理回路検証の高速化を実現することが
できる。

【００８３】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または７記載の発明によれば、予め内部回路の検証が終
了しているコアから、半導体集積回路の論理回路検証を
実行するうえで、タイミング検証を行う必要のあるセル
（タイミング検証対象セル）および遅延時間を計算する
必要のあるセル（遅延計算対象セル）を抽出することが
できる。

【００８４】請求項２または８記載の発明によれば、コ
アが備えるセルの中から、タイミング検証および遅延計
算の何れの対象ともされない検証対象外セルを抽出し
て、それらの検証対象外セルの情報をファンクションの
みに削減することができる。このため、本発明によれ
ば、論理回路検証の実行に要するメモリ量を削減して、
処理の高速化を図ることができる。

【００８５】請求項３または９記載の発明によれば、コ
アが備えるセルの中から、タイミング検証および遅延計
算の何れの対象ともされない検証対象外セルを抽出し
て、それらの検証対象外セルの情報をＲＴＬ記述に変換
することができる。このため、本発明によれば、論理回
路検証の実行に要するメモリ量を削減して、処理の高速
化を図ることができる

【００８６】請求項４または１０記載の発明によれば、
半導体集積回路の論理回路検証にいて、コアに含まれる
セルのうち、タイミング検証対象セルのみを対象とてタ
イミング検証を行うことができる。このため、本発明に
よれば、無駄タイミング検証の実行を回避して、論理回
路検証の所要時間を有効に短縮することができる。

【００８７】請求項５または１１記載の発明によれば、
半導体集積回路の論理回路検証において、コアに含まれ
るセルのうち、遅延計算対象セルのみを対象として遅延
シミュレーションを行うことができる。このため、本発
明によれば、無駄な遅延シミュレーションの実行を回避
して、論理回路検証の所要時間を有効に短縮することが
できる。

【００８８】請求項６または１２記載の発明によれば、
コアの内部にタイミングエラーが生じた際に、そのエラ
ーに関与する外部入力ピンおよび信号に関する情報を、
容易に取得することができる。このため、本発明によれ
ば、コアをブラックボックスとして扱うことができ、論
理回路検証の所要時間を有効に短縮することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の論理回路検証装置の
ブロック構成図である。

【図２】 実施の形態１において論理回路検証の対象と
される半導体集積回路の全体図である。

【図３】 図２に示すコアの内部を表す回路図である。

【図４】 実施の形態１の論理回路検証装置において実
行されるー連の処理のフローチャートである。

【図５】 図３に示す組合せ論理ゲートＬ７の回路図を
ネットリストの情報を基に表した図である。

【図６】 図５に示すー群のセルをファンクションセル
に置き換えて表した組合せ論理ゲートの回路図である。

【図７】 図３に示すコアの回路を複数のモジュールに
分割して表した図である。

【図８】 図７に示すモジュールＢ０に対応するＲＴＬ
記述である。

【図９】 図７に示すモジュールＢ２に対応するＲＴＬ
記述である。

【符号の説明】

１０ 論理回路接続情報、 １２ タイミング検証対
象セル抽出部、 １４ 遅延計算対象セル抽出部、
１６ 検証対象外セル抽出部、 １７ タイミング
検証値計算部、 １８ 遅延計算部、 ２２ ファ
ンクションセル置換部、 ２６ ＲＴＬ記述変換部、
３０ シミュレーション部、 ３２ コア外部ピ
ン情報保持部、 ３４ 半導体集積回路、 ３６
コア、３８ 新規回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 善雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA01 AA04 AB06 AC08 AD06 5B046 AA08 BA03 JA01 JA04 KA06 5F064 DD39 EE47 HH07 HH09 HH10 HH12

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の組合せ論理ゲートと複数のレジス
   タとを備えると共に、予め内部回路の検証が終了してい
   るコアと、前記コアと組み合わされる新規回路とを含む
   半導体集積回路を対象として論理回路検証を行う論理回
   路検証装置であって、 前記コアに含まれるセルの中から、前記新規回路と組み
   合わされた場合にタイミング検証が必要となるタイミン
   グ検証対象セルを抽出するタイミング検証対象セル抽出
   部と、 前記コアに含まれるセルの中から、前記新規回路と組み
   合わされた場合に遅延時間の計算が必要となる遅延計算
   対象セルを抽出する遅延計算対象セル抽出部と、 を備えることを特徴とする半導体集積回路の論理回路検
   証装置。
2. 【請求項２】 前記コアに含まれるセルの中から、前記
   新規回路と組み合わされた場合にタイミング検証および
   遅延時間の計算の何れもが必要とされないセルを、検証
   対象外セルとして抽出する検証対象外セル抽出部と、 前記検証対象外セルに関する情報を、それらのファンク
   ションのみの情報に置換するファンクションセル置換部
   と、 を備えることを特徴とする請求項１記載の半導体集積回
   路の論理回路検証装置。
3. 【請求項３】 前記コアに含まれるセルの中から、前記
   新規回路と組み合わされた場合にタイミング検証および
   遅延時間の計算の何れもが必要とされないセルを、検証
   対象外セルとして抽出する検証対象外セル抽出部と、 前記検証対象外セルで構成されるモジュールに関する情
   報を、ＲＴＬ記述に変換するＲＴＬ記述変換部と、 を備えることを特徴とする請求項１記載の半導体集積回
   路の論理回路検証装置。
4. 【請求項４】 前記タイミング検証対象セルを対象とし
   てタイミング検証値を計算するタイミング検証値計算部
   と、 前記タイミング検証対象セルを対象として、前記タイミ
   ング検証値を用いてタイミング検証を行うシミュレーシ
   ョン部と、 を備えることを特徴とする請求項１記載の半導体集積回
   路の論理回路検証装置。
5. 【請求項５】 前記遅延計算対象セルを対象として遅延
   時間を計算する遅延計算部と、 前記遅延計算対象セルを対象として、前記遅延時間を用
   いて遅延シミュレーションを行うシミュレーション部
   と、 を備えることを特徴とする請求項１記載の半導体集積回
   路の論理回路検証装置。
6. 【請求項６】 前記半導体集積回路を対象としてタイミ
   ング検証を行うシミュレーション部と、 前記タイミング検証の実行中に、前記コアの外部入力ピ
   ンに関する情報を保持するコア外部ピン情報保持部と、 を備えることを特徴とする請求項１記載の半導体集積回
   路の論理回路検証装置。
7. 【請求項７】 複数の組合せ論理ゲートと複数のレジス
   タとを備えると共に、予め内部回路の検証が終了してい
   るコアと、前記コアと組み合わされる新規回路とを含む
   半導体集積回路を対象として論理回路検証を行う論理回
   路検証方法であつて、 前記コアに含まれるセルの中から、前記新規回路と組み
   合わされた場合にタイミング検証が必要となるタイミン
   グ検証対象セルを抽出するタイミング検証対象セル抽出
   ステップと、 前記コアに含まれるセルの中から、前記新規回路と組み
   合わされた場合に遅延時間の計算が必要となる遅延計算
   対象セルを抽出する遅延計算対象セル抽出ステップと、 を備えることを特徴とする半導体集積回路の論理回路検
   証方法。
8. 【請求項８】 前記コアに含まれるセルの中から、前記
   新規回路と組み合わされた場合にタイミング検証および
   遅延時間の計算の何れもが必要とされないセルを、検証
   対象外セルとして抽出する検証対象外セル抽出ステップ
   と、 前記検証対象外セルに関する情報を、それらのファンク
   ションのみの情報に置換するファンクションセル置換ス
   テップと、 を備えることを特徴とする請求項７記載の半導体集積回
   路の論理回路検証方法。
9. 【請求項９】 前記コアに含まれるセルの中から、前記
   新規回路と組み合わされた場合にタイミング検証および
   遅延時間の計算の何れもが必要とされないセルを、検証
   対象外セルとして抽出する検証対象外セル抽出ステップ
   と、 前記検証対象外セルで構成されるモジュールに関する情
   報を、ＲＴＬ記述に変換するＲＴＬ記述変換ステップ
   と、 を備えることを特徴とする請求項７記載の半導体集積回
   路の論理回路検証方法。
10. 【請求項１０】 前記タイミング検証対象セルを対象と
    してタイミング検証値を計算するタイミング検証値計算
    ステップと、 前記タイミング検証対象セルを対象として、前記タイミ
    ング検証値を用いてタイミング検証を行うシミュレーシ
    ョンステップと、 を備えることを特徴とする請求項７記載の半導体集積回
    路の論理回路検証方法。
11. 【請求項１１】 前記遅延計算対象セルを対象として遅
    延時間を計算する遅延計算ステップと、 前記遅延計算対象セルを対象として、前記遅延時間を用
    いて遅延シミュレーションを行うシミュレーションステ
    ップと、 を備えることを特徴とする請求項７記載の半導体集積回
    路の論理回路検証方法。
12. 【請求項１２】 前記半導体集積回路を対象としてタイ
    ミング検証を行うシミュレーションステップと、 前記タイミング検証の実行中に、前記コアの外部入力ピ
    ンに関する情報を保持するコア外部ピン清報保持ステッ
    プと、 を備えることを特徴とする請求項７記載の半導体集積回
    路の論理回路検証方法。