JPH0660143A - 論理回路の遅延解析システム - Google Patents
論理回路の遅延解析システムInfo
- Publication number
- JPH0660143A JPH0660143A JP4128416A JP12841692A JPH0660143A JP H0660143 A JPH0660143 A JP H0660143A JP 4128416 A JP4128416 A JP 4128416A JP 12841692 A JP12841692 A JP 12841692A JP H0660143 A JPH0660143 A JP H0660143A
- Authority
- JP
- Japan
- Prior art keywords
- path
- delay
- logic circuit
- storage means
- connection information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】静的遅延解析システムの疑似エラー出力を減ら
す。 【構成】マイクロプログラム記憶手段１に格納されてい
るマイクロプログラム動作を遅延計算対象パス抽出手段
３で解釈し、論理回路接続情報記憶手段２内の論理回路
の有効な遅延計算対象パスを抽出し、そのパスを遅延計
算対象パス記憶手段４へ出力する。パス遅延時間計算手
段５は上記記憶手段４に格納されているパスのみを遅延
計算し、その結果を結果表示手段６へ出力する。
す。 【構成】マイクロプログラム記憶手段１に格納されてい
るマイクロプログラム動作を遅延計算対象パス抽出手段
３で解釈し、論理回路接続情報記憶手段２内の論理回路
の有効な遅延計算対象パスを抽出し、そのパスを遅延計
算対象パス記憶手段４へ出力する。パス遅延時間計算手
段５は上記記憶手段４に格納されているパスのみを遅延
計算し、その結果を結果表示手段６へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の遅延解析シ
ステムに関する。
ステムに関する。
【０００２】
【従来の技術】従来、この種の論理回路の遅延解析シス
テムは、論理回路内の各素子の接続関係のみに着目して
始点（レジスタ等の記憶素子）と終点（レジスタ等の記
憶素子）との間のすべてのパスについて遅延時間の計算
を行い、遅延時間が制限値を超えているパスをすべて表
示していた。
テムは、論理回路内の各素子の接続関係のみに着目して
始点（レジスタ等の記憶素子）と終点（レジスタ等の記
憶素子）との間のすべてのパスについて遅延時間の計算
を行い、遅延時間が制限値を超えているパスをすべて表
示していた。
【０００３】
【発明が解決しようとする課題】上述した従来の論理回
路の遅延解析システムでは、論理回路内の各素子の接続
関係のみに着目してすべてのパスを対象として遅延時間
を計算していたので、論理的に意味の無い冗長パスにつ
いても遅延時間が計算され、結果として冗長パスもエラ
ーパスが表示されて遅延解析リストの量を増加させると
いう欠点がある。
路の遅延解析システムでは、論理回路内の各素子の接続
関係のみに着目してすべてのパスを対象として遅延時間
を計算していたので、論理的に意味の無い冗長パスにつ
いても遅延時間が計算され、結果として冗長パスもエラ
ーパスが表示されて遅延解析リストの量を増加させると
いう欠点がある。
【０００４】本発明の目的は、上述の点に鑑み、マイク
ロプログラムが示すレジスタ間動作から、意味のあるパ
スを抽出し、抽出されたパスのみについて遅延時間を計
算することにより、遅延解析結果リストの量を少なくし
て遅延解析結果の良否を容易に判定することのできる論
理回路の遅延解析システムを提供することである。
ロプログラムが示すレジスタ間動作から、意味のあるパ
スを抽出し、抽出されたパスのみについて遅延時間を計
算することにより、遅延解析結果リストの量を少なくし
て遅延解析結果の良否を容易に判定することのできる論
理回路の遅延解析システムを提供することである。
【０００５】
【課題を解決するための手段】本発明のシステムは、マ
イクロプログラム制御方式の論理装置における論理回路
の遅延解析システムにおいて、解析対象の論理装置の回
路接続情報を記憶する回路接続情報手段と、前記解析対
象の論理装置の動作を制御するマイクロプログラムを記
憶するマイクロプログラム記憶手段と、前記回路接続情
報とマイクロプログラムを入力して回路内の遅延計算を
行うべき信号パスを抽出する遅延計算対象パス抽出手段
と、前記遅延計算対象パス抽出手段で抽出された信号パ
スを記憶する遅延計算対象パス記憶手段と、前記遅延計
算対象パス記憶手段で示される信号パスの遅延時間を前
記回路接続情報手段に記憶された回路接続情報に基づい
て計算するパス遅延時間計算手段とを含むことを特徴と
する。
イクロプログラム制御方式の論理装置における論理回路
の遅延解析システムにおいて、解析対象の論理装置の回
路接続情報を記憶する回路接続情報手段と、前記解析対
象の論理装置の動作を制御するマイクロプログラムを記
憶するマイクロプログラム記憶手段と、前記回路接続情
報とマイクロプログラムを入力して回路内の遅延計算を
行うべき信号パスを抽出する遅延計算対象パス抽出手段
と、前記遅延計算対象パス抽出手段で抽出された信号パ
スを記憶する遅延計算対象パス記憶手段と、前記遅延計
算対象パス記憶手段で示される信号パスの遅延時間を前
記回路接続情報手段に記憶された回路接続情報に基づい
て計算するパス遅延時間計算手段とを含むことを特徴と
する。
【０００６】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００７】本発明の一実施例の論理回路の遅延解析シ
ステムの構成を示す図１を参照すると、本実施例は、マ
イクロプログラム記憶手段１と、論理回路接続情報記憶
手段２と、遅延計算対象パス抽出手段３と、遅延計算対
象パス記憶手段４と、パス遅延時間計算手段５と、結果
表示手段６とで構成されている。
ステムの構成を示す図１を参照すると、本実施例は、マ
イクロプログラム記憶手段１と、論理回路接続情報記憶
手段２と、遅延計算対象パス抽出手段３と、遅延計算対
象パス記憶手段４と、パス遅延時間計算手段５と、結果
表示手段６とで構成されている。
【０００８】遅延計算対象パス抽出手段３は、まず、マ
イクロプログラム記憶手段１内のマイクロプログラムの
動作を解析し、レジスタ等の記憶素子間の論理的に意味
のあるパスを抽出する。次に、論理回路接続情報記憶手
段２内の論理回路と既に抽出済みの意味のあるパスの情
報を対応付け、論理回路内の論理素子名で表現されたパ
ス情報を遅延計算対象パス記憶手段４へ格納する。
イクロプログラム記憶手段１内のマイクロプログラムの
動作を解析し、レジスタ等の記憶素子間の論理的に意味
のあるパスを抽出する。次に、論理回路接続情報記憶手
段２内の論理回路と既に抽出済みの意味のあるパスの情
報を対応付け、論理回路内の論理素子名で表現されたパ
ス情報を遅延計算対象パス記憶手段４へ格納する。
【０００９】遅延時間計算手段５は、遅延計算対象パス
記憶手段４内のパスに関し、論理回路接続情報記憶手段
１内の論理回路の遅延時間を計算し、その遅延時間が所
定の制限時間を超えているパス情報を結果表示手段６へ
表示する。
記憶手段４内のパスに関し、論理回路接続情報記憶手段
１内の論理回路の遅延時間を計算し、その遅延時間が所
定の制限時間を超えているパス情報を結果表示手段６へ
表示する。
【００１０】図２はマイクロプログラム記憶手段１に格
納されるマイクロプログラムの記述例であり、ＳＴＥＰ
１及びＳＴＥＰ２は実行単位であるマイクロ命令を示
す。ＳＴＥＰ１のマイクロ命令では、Ｂレジスタ（８ビ
ットとする）内容をＡレジスタへ移送する。
納されるマイクロプログラムの記述例であり、ＳＴＥＰ
１及びＳＴＥＰ２は実行単位であるマイクロ命令を示
す。ＳＴＥＰ１のマイクロ命令では、Ｂレジスタ（８ビ
ットとする）内容をＡレジスタへ移送する。
【００１１】図３は、論理回路接続記憶手段２に格納さ
れる回路の回路図例である。この回路図内には、図２の
ＳＴＥＰ１のマイクロ命令で使用するＡレジスタに対応
する記憶素子Ａ（０）からＡ（７）、Ｂレジスタに対応
する記憶素子Ｂ（０）からＢ（７）を含む。
れる回路の回路図例である。この回路図内には、図２の
ＳＴＥＰ１のマイクロ命令で使用するＡレジスタに対応
する記憶素子Ａ（０）からＡ（７）、Ｂレジスタに対応
する記憶素子Ｂ（０）からＢ（７）を含む。
【００１２】遅延計算対象パス抽出手段３は、図２のマ
イクロプログラム例と図３の論理回路図例を入力した場
合、まず、マイクロプログラムからＢレジスタからＡレ
ジスタのパスを遅延計算対象と認識し、次に、論理回路
図から、Ａレジスタに対応したＡ（０）からＡ（７）ま
での記憶素子を認識し、また、Ｂレジスタに対応するＢ
（０）からＢ（７）までの記憶素子を認識する。
イクロプログラム例と図３の論理回路図例を入力した場
合、まず、マイクロプログラムからＢレジスタからＡレ
ジスタのパスを遅延計算対象と認識し、次に、論理回路
図から、Ａレジスタに対応したＡ（０）からＡ（７）ま
での記憶素子を認識し、また、Ｂレジスタに対応するＢ
（０）からＢ（７）までの記憶素子を認識する。
【００１３】しかる後に、遅延計算対象パス記憶手段４
へ、遅延計算対象パスとしてＡ（０）←Ｂ（０）、Ａ
（１）←Ｂ（１）、Ａ（２）←Ｂ（２）、Ａ（３）←Ｂ
（３）、Ａ（４）←Ｂ（４）、Ａ（５）←Ｂ（５）、Ａ
（６）←Ｂ（６）、Ａ（７）←Ｂ（７）を出力する。
へ、遅延計算対象パスとしてＡ（０）←Ｂ（０）、Ａ
（１）←Ｂ（１）、Ａ（２）←Ｂ（２）、Ａ（３）←Ｂ
（３）、Ａ（４）←Ｂ（４）、Ａ（５）←Ｂ（５）、Ａ
（６）←Ｂ（６）、Ａ（７）←Ｂ（７）を出力する。
【００１４】
【発明の効果】以上説明したように本発明は、論理回路
上の意味のあるパスをマイクロプログラムの動作から求
めることにより、論理回路上の意味のない冗長パスを遅
延計算することを未然に防ぎ、遅延解析結果リストの量
を少なくして論理回路の遅延解析結果の良否を容易に判
定できる効果がある。
上の意味のあるパスをマイクロプログラムの動作から求
めることにより、論理回路上の意味のない冗長パスを遅
延計算することを未然に防ぎ、遅延解析結果リストの量
を少なくして論理回路の遅延解析結果の良否を容易に判
定できる効果がある。
【図１】本発明の一実施例の論理回路の遅延解析システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】マイクロプログラム記述例を示す図である。
【図３】本発明の説明に使用する一例を示す図である。
１ マイクロプログラム記憶手段 ２ 論理回路接続情報記憶手段 ３ 遅延計算対象パス抽出手段 ４ 遅延計算対象パス記憶手段 ５ パス遅延時間計算手段 ６ 結果表示手段
Claims (1)
- 【請求項１】 マイクロプログラム制御方式の論理装置
における論理回路の遅延解析システムにおいて、 解析対象の論理装置の回路接続情報を記憶する回路接続
情報手段と、 前記解析対象の論理装置の動作を制御するマイクロプロ
グラムを記憶するマイクロプログラム記憶手段と、 前記回路接続情報とマイクロプログラムを入力して回路
内の遅延計算を行うべき信号パスを抽出する遅延計算対
象パス抽出手段と、 前記遅延計算対象パス抽出手段で抽出された信号パスを
記憶する遅延計算対象パス記憶手段と、 前記遅延計算対象パス記憶手段で示される信号パスの遅
延時間を前記回路接続情報手段に記憶された回路接続情
報に基づいて計算するパス遅延時間計算手段とを含むこ
とを特徴とする遅延解析システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128416A JPH0660143A (ja) | 1992-05-21 | 1992-05-21 | 論理回路の遅延解析システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128416A JPH0660143A (ja) | 1992-05-21 | 1992-05-21 | 論理回路の遅延解析システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660143A true JPH0660143A (ja) | 1994-03-04 |
Family
ID=14984226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128416A Withdrawn JPH0660143A (ja) | 1992-05-21 | 1992-05-21 | 論理回路の遅延解析システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170072B1 (en) | 1998-06-26 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit verification apparatus and method for semiconductor integrated circuit |
| WO2008062571A1 (fr) * | 2006-11-21 | 2008-05-29 | Panasonic Corporation | Appareil de test de circuit pour circuit intégré semi-conducteur |
-
1992
- 1992-05-21 JP JP4128416A patent/JPH0660143A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170072B1 (en) | 1998-06-26 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit verification apparatus and method for semiconductor integrated circuit |
| WO2008062571A1 (fr) * | 2006-11-21 | 2008-05-29 | Panasonic Corporation | Appareil de test de circuit pour circuit intégré semi-conducteur |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5922265B2 (ja) | デ−タ処理方法及び装置 | |
| JPH0660143A (ja) | 論理回路の遅延解析システム | |
| JPS62226231A (ja) | プロセツサ | |
| JPH03201030A (ja) | プロセッサ | |
| JPS6365983B2 (ja) | ||
| JP2557629B2 (ja) | 割込方式 | |
| JPS6057435A (ja) | マイクロプロセツサ | |
| JP3196985B2 (ja) | データパス表示装置 | |
| JPS6051734B2 (ja) | マイクロプログラム制御方式 | |
| JPS58200349A (ja) | マイクロプログラム制御装置 | |
| JPH01223533A (ja) | 情報処理装置 | |
| KR100303136B1 (ko) | 디지탈신호처리장치를구비한마이크로프로세서구조 | |
| JP2998299B2 (ja) | プロセッサ制御装置 | |
| JPS6244657B2 (ja) | ||
| JPS6289143A (ja) | デ−タ処理装置における情報退避方式 | |
| JPH0772908A (ja) | プログラマブルコントローラ | |
| JPH01124029A (ja) | タグ付きデータ処理装置 | |
| JPS59112344A (ja) | 情報処理装置の性能解析ツ−ル | |
| JPH07113889B2 (ja) | マイクロプログラム制御装置 | |
| JPS6340945A (ja) | マイクロコンピユ−タ用プログラムの動作内容表示装置 | |
| JPS63147236A (ja) | 情報処理装置 | |
| JPS6053892B2 (ja) | 処理装置 | |
| JPH04344530A (ja) | マイクロプログラム制御回路 | |
| JPH05159009A (ja) | 回路シミュレーション装置 | |
| JPH0358128A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |