JPH04344530A - マイクロプログラム制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラムに
よる演算制御を行なうマイクロプログラム制御回路に関
する。

【０００２】

【従来の技術】ＣＰＵ（中央処理装置）の内部における
演算制御を、マイクロプログラム（μＰ）により実現す
る場合がある。マイクロプログラムは、ＣＰＵがハード
ウェアを制御する際に参照するハードウェア命令を基に
生成されるマイクロ命令に対応して、コントロールメモ
リから読み出されるものである。マイクロ命令によりコ
ントロールメモリから読み出すマイクロプログラムが決
定すると、このマイクロプログラムに対応する固有の処
理信号が生成され、例えばＣＰＵ内部のレジスタからの
データ読み出し、ＡＬＵ（算術論理演算ユニット）によ
る演算等が実行される。ここでは、ＣＰＵに設けられ、
マイクロ命令に基づいた処理を実施する各種ハードウェ
アを、マイクロプログラム制御回路と呼ぶことにする。

【０００３】図２に、従来のマイクロプログラム制御回
路のブロック図を示す。図に示すように、マイクロプロ
グラム制御回路１には、演算処理を施す処理データを格
納するレジスタ１１、複数のマイクロプログラムから構
成されるマイクロプログラムを記憶するコントロールメ
モリ１２、マイクロプログラムを解析して所定の制御信
号を生成するデコーダ１３、そしてレジスタ１１からデ
ータを読み出して、デコーダ１３の出力する制御信号に
基づいた演算処理を実施する演算機構１４が設けられて
いる。

【０００４】レジスタ１１は、演算を実施するための処
理データを記憶するＣＰＵの内部レジスタ等から構成さ
れるものである。コントロールメモリ１２は、複数のマ
イクロプログラムを格納するため、ＣＰＵの内部に設け
られたＲＯＭ等から構成されるものである。デコーダ１
３は、コントロールメモリ１２から、所望のマイクロプ
ログラムを読み出して解析し、マイクロプログラムに対
応する処理信号、この場合、演算機構１４を制御する演
算処理信号Ｓ１を出力するものである。演算機構１４は
、レジスタ１１から読み出した処理データに、演算処理
信号Ｓ１に基づく演算処理を施し、演算結果データＡＮ
Ｓを出力するＡＬＵ（算術論理演算ユニット）等から構
成されるものである。

【０００５】以上の構成のマイクロプログラム制御回路
１において、演算機構１４による演算処理を実行する場
合、まず初めに、レジスタ１１に処理データが記憶され
る。その後、デコーダ１３は、演算機構１４に実行され
る演算処理の内容に対応するマイクロプログラムの読み
出しの指示を受ける。デコーダ１３は、指示されたマイ
クロプログラムをコントロールメモリ１２から読み出し
て解析を行なう。解析の結果は、演算処理信号Ｓ１とし
て演算機構１４に出力される。演算機構１４では、演算
処理信号Ｓ１の内容に従い、レジスタ１１から処理デー
タを読み出して演算処理を施し、処理結果を演算処理結
果データＡＮＳとして出力する。

【０００６】さて、ハードウェア命令に従い、レジスタ
１１に記憶された処理データの一部のビットを参照し、
部分的にビットの操作を行なった後、所望の演算処理を
演算機構１４に実施させるマイクロ命令を実行する場合
がある。図３に、ビット操作の説明図を示す。図に示す
ように、レジスタ１１に記憶される処理データは、デー
タ長がビット０〜３１までの３２ビットのデータである
ものとする。そして、ハードウェア命令に従い、ビット
１６の内容を符号として取扱い、ビット０〜１５の内容
をビット１６の内容と一致させる処理（ビット１６の拡
張）を実施した後、演算機構１４により所望の演算処理
を実施させるマイクロ命令が実行されるものとする。こ
の場合、演算機構１４が最終的に演算処理のために必要
とする処理データ（ソースデータ）は、ビット０〜１６
の内容が同一に設定されたデータとなる。このようなビ
ット操作を伴うハードウェア命令の実行（演算処理）を
実施する場合のマイクロプログラム制御回路１の動作（
マイクロ命令の実行）を、図４を参照しながら説明する
。

【０００８】図４は、従来のビット操作のフローチャー
トである。まず、レジスタ１１には処理データが格納さ
れ、デコーダ１３は、１つのハードウェア命令に対応し
た、演算機構１４に処理データのビット１６を判定、判
定結果に基づくビット０〜１５の設定、ビット０〜３２
に基づいた演算処理の３つのマイクロ命令を受付けたも
のとする。デコーダ１３は、マイクロステップのタイミ
ングで、コントロールメモリ１２から３つのマイクロ命
令に対応するマイクロプログラムを順次読み出し、３つ
の演算処理信号Ｓ１を出力する。

【０００９】従って演算機構１４は、まず初めのマイク
ロステップ（第１マイクロステップ）で、レジスタ１１
から処理データを読み出し（ステップＳ１）、処理デー
タのビット１６の内容が“１”であるか“０”であるか
の判定を行なう（ステップＳ２）。更に演算機構１４は
、２つ目のマイクロステップ（第２マイクロステップ）
でビット１６の判定結果に対応してビット０〜１５の設
定を行なう（ステップＳ３，Ｓ４）。そして演算機構１
４は、ビット０〜１５の操作（前処理）が完了したビッ
ト０〜３１から構成される処理データ（ソースデータ）
に所定の演算処理を施して演算結果データＡＮＳを生成
し（ステップＳ５）、この演算結果データＡＮＳを出力
し（ステップＳ６）、処理を終了する。

【００１０】

【発明が解決しようとする課題】以上説明のように、演
算機構１４が演算処理を施すデータとして、レジスタ１
１に記憶された処理データにビット操作等の前処理を施
したソースデータが必要な場合、本来の演算処理以外に
前処理のための演算処理が必要となる。この前処理の演
算処理のために、マイクロプログラムを実行するための
マイクロステップが必要となり、速やかな演算処理の終
了が妨げられていた。また、ハードウェア命令の実行に
パイプライン制御を実施していた場合、１つのハードウ
ェア命令が１つのマイクロ命令（マイクロプログラム）
で完了、即ち演算機構１４の演算に伴う処理が１つのマ
イクロステップで完了するのが理想である。しかし、１
つのハードウェア命令に対して複数のマイクロ命令が実
行されるため、パイプの乱れが生じてしまうといった問
題も生じていた。本発明は以上の点に着目してなされた
もので、演算機構が演算処理を実施するために前処理に
マイクロステップを費やすことなく、速やかに演算処理
を完了させることのできるマイクロプログラム制御回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明のマイクロプログ
ラム制御回路は、マイクロプログラムを格納するコント
ロールメモリと、前記コントロールメモリから出力され
る前記マイクロプログラムの内容を解析するデコーダと
、前記マイクロプログラムによる処理対象となる処理デ
ータを格納するレジスタと、前記レジスタに格納された
前記処理データの前処理を必要とする前記マイクロプロ
グラムが出力された場合、当該レジスタから当該処理デ
ータを読み出して、当該前処理を実施する読み出し制御
機構と、前記デコーダの解析結果に基づいて、前記読み
出し制御機構の出力する前記処理データの演算処理を実
施する演算機構とを備えたものである。

【００１２】

【作用】この回路は、デコーダにおいてマイクロプログ
ラムを解析する際、前処理が必要なマイクロプログラム
であるか否かを判断する。前処理が必要な場合、読み出
し制御機構を制御し、レジスタから処理データの読み出
しを行なう際、所定のビット操作を実施させ、このビッ
ト操作を実施した結果を演算機構に向けて出力する。

【００１３】

【実施例】図１に、本発明のマイクロプログラム制御回
路のブロック図を示す。図において、先に図２に示した
従来のマイクロプログラム制御回路１と同一部分には同
一符号を付し、重複する説明を省略する。図に示した本
発明のマイクロプログラム制御回路１０において、レジ
スタ１１は、読み出し制御機構１５を介してデコーダ１
３及び演算機構１４に接続されている。

【００１４】読み出し制御機構１５は、デコーダ１３か
ら出力される読み出し指示信号Ｓ２に基づいて、レジス
タ１１から処理データの読み出し形式を変更するもので
ある。この読み出し形式とは、例えばレジスタ１１に記
憶された３２ビットのデータの内、ビット１６とビット
０〜１５の論理和を演算し、この演算結果（ビット０〜
１６が同一の内容）とレジスタ１１に記憶されていた処
理データのビット１７〜３１の３２ビットをソースデー
タとして演算機構１４に対して出力するものである。

【００１５】なお、読み出し制御信号Ｓ２が１ビットの
場合、読み出し制御機構１５の動作を、レジスタ１１か
ら読み出した処理データにビット操作を実施して生成し
たソースデータを演算機構１４に出力する場合と、ビッ
ト操作を実施せずに、処理データをそのままソースデー
タとして演算機構１４に出力する２つの動作を実現する
ことができる。

【００１６】以上の構成のマイクロプログラム制御回路
１０において、演算機構１４による演算処理を実行する
場合、まず初めに、レジスタ１１に処理データが記憶さ
れる。その後、デコーダ１３は、演算機構１４が実施す
る演算処理の内容に対応するマイクロプログラムの読み
出すためのマイクロ命令を受付ける。デコーダ１３は、
マイクロ命令に対応するマイクロプログラムを、コント
ロールメモリ１２から読み出して解析を行なう。解析の
結果は、演算処理信号Ｓ１及び読み出し制御信号Ｓ２と
して演算機構１４及び読み出し制御機構１５に出力され
る。

【００１７】読み出し制御機構１５では、読み出し制御
信号Ｓ２の内容に基づいて、レジスタ１１から読み出し
た処理データに対応するソースデータを生成し、演算機
構１４に出力する。演算機構１４では、演算処理信号Ｓ
１の内容に従い、入力するソースデータに演算処理を施
し、処理結果を演算処理結果データＡＮＳとして出力す
る。ここで、図５を参照しながら、本発明のマイクロプ
ログラム制御回路の動作を説明する。

【００１８】図５は、本発明に係るフローチャートであ
る。なお、レジスタ１１には、既に演算機構１４に処理
される処理データが格納され、この処理データのビット
０〜１５の内容をビット１６の内容に揃える前処理を実
施した後、演算機構１４による演算処理が実施される場
合について説明する。まず、レジスタ１１には処理デー
タが格納され、デコーダ１３は、１つのハードウェア命
令に基づく、前処理を伴う演算機構１４による演算処理
を実施するマイクロ命令を受付けたものとする。

【００１９】デコーダ１３は、指示に対応するマイクロ
プログラムをコントロールメモリ１２から読み出し、解
析を行なう。解析の結果前処理が必要な場合、読み出し
制御信号Ｓ２の内容を例えば“１”に設定し、更に所定
の演算の実行を指示する演算処理信号Ｓ１を出力する。 読み出し制御機構１５では、ビット０〜１５については
、ビット１６と論理和を演算する回路を有効に設定し、
レジスタ１１から処理データを読み出し、演算機構１４
に向けてソースデータを出力する（ステップＳ１１）。

【００２０】このソースデータは、ビット０〜１６が同
一内容、ビット１７〜３１がレジスタ１１に記憶されて
いた処理データと同一内容に設定されている。演算機構
１４は、ソースデータを受入れると、演算処理信号Ｓ１
に対応する所定の演算処理を実施し（ステップＳ１２）
、演算結果データＡＮＳを出力し（ステップＳ１３）、
処理を終了する。この場合、１つのマイクロプログラム
（１つのマイクロステップ）により、前処理及び演算機
構１４による所定の演算処理が実施される。これは、レ
ジスタ１１から処理データを読み出す場合、ハードウェ
アで、ビットの操作を行ない、ソースデータとして出力
するためである。

【００２１】本発明は以上の実施例に限定されない。実
施例では、前処理の例として符号拡張を例に説明したが
、例えば特定ビットをマスクして内容“０”に設定する
場合、もしくは内容“１”に設定する場合にも本発明を
適用することができる。

【００２２】

【発明の効果】以上説明したように、本発明によると、
前処理のため、マイクロプログラムによる処理を特別に
実施する必要がないため、演算機構による演算処理が完
了するまでに、複数のマイクロステップをが費やされる
ことがなく、速やかに完了させることができる。また、
１つのハードウェア命令に基づいて１つのマイクロ命令
しか実行しないため、１つのハードウェア命令に対して
複数のマイクロステップを費やす必要がなくなり、パイ
プライン制御を実施した場合にもパイプの乱れが発生す
る事態を回避することができる。

【図面の簡単な説明】

【図１】本発明のマイクロプログラム制御回路のブロッ
ク図である。

【図２】従来のマイクロプログラム制御回路のブロック
図である。

【図３】ビット操作の説明図である。

【図４】従来のビット操作のフローチャートである。

【図５】本発明に係るフローチャートである。

【符号の説明】

１１　　レジスタ １２　　コントロールメモリ １３　　デコーダ １４　　演算機構 １５　　読み出し制御機構

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マイクロプログラムを格納するコント
   ロールメモリと、前記コントロールメモリから出力され
   る前記マイクロプログラムの内容を解析するデコーダと
   、前記マイクロプログラムによる処理対象となる処理デ
   ータを格納するレジスタと、前記レジスタに格納された
   前記処理データの前処理を必要とする前記マイクロプロ
   グラムが出力された場合、当該レジスタから当該処理デ
   ータを読み出して、当該前処理を実施する読み出し制御
   機構と、前記デコーダの解析結果に基づいて、前記読み
   出し制御機構の出力する前記処理データの演算処理を実
   施する演算機構とを備えたことを特徴とするマイクロプ
   ログラム制御回路。