JPH05151301A - 遅延時間検証装置および方法 - Google Patents
遅延時間検証装置および方法Info
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- JPH05151301A JPH05151301A JP3312859A JP31285991A JPH05151301A JP H05151301 A JPH05151301 A JP H05151301A JP 3312859 A JP3312859 A JP 3312859A JP 31285991 A JP31285991 A JP 31285991A JP H05151301 A JPH05151301 A JP H05151301A
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- JP
- Japan
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- delay time
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- wiring delay
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- wiring
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Abstract
(57)【要約】
【目的】 大規模回路において、全展開した回路の配線
遅延時間情報より、処理対象階層の配線遅延時間のみを
抽出して、パストレースすることにより、高精度かつ高
速な遅延時間検証を行うことを目的とする。 【構成】 階層回路情報格納手段１により、階層化され
た回路情報３０を格納する。階層回路情報展開手段２に
より、階層化された回路情報３０を展開する。配線遅延
時間算出手段４により、展開された回路の各ネットの配
線遅延時間３２を算出する。配線遅延時間抽出手段６に
より、展開された回路の各ネットの配線遅延時間３２よ
り処理対象階層のネットの配線遅延時間３３を抽出す
る。この配線遅延時間３３を用いて遅延時間検証手段８
により、処理対象階層の遅延時間検証を行う。
遅延時間情報より、処理対象階層の配線遅延時間のみを
抽出して、パストレースすることにより、高精度かつ高
速な遅延時間検証を行うことを目的とする。 【構成】 階層回路情報格納手段１により、階層化され
た回路情報３０を格納する。階層回路情報展開手段２に
より、階層化された回路情報３０を展開する。配線遅延
時間算出手段４により、展開された回路の各ネットの配
線遅延時間３２を算出する。配線遅延時間抽出手段６に
より、展開された回路の各ネットの配線遅延時間３２よ
り処理対象階層のネットの配線遅延時間３３を抽出す
る。この配線遅延時間３３を用いて遅延時間検証手段８
により、処理対象階層の遅延時間検証を行う。
Description
【０００１】
【産業上の利用分野】この発明は電子回路の配線経路毎
の遅延時間を検証する装置と方法に関するものである。
の遅延時間を検証する装置と方法に関するものである。
【０００２】
【従来の技術】従来、この種の遅延時間検証方法を用い
て、全展開した回路の遅延検証を行う場合は、非常に多
くの時間を必要としていた。また、階層単位による遅延
検証を行う場合は、階層をまたがるネットの遅延時間を
正確に算出することは不可能であった。従来の技術とし
ては、（大規模回路向けタイミング解析ＨＥＡＲＴ
（１）高速化の手法、情報処理学会第３５回全国大会、
７Ｆ−６、昭和６２年後期）がある。
て、全展開した回路の遅延検証を行う場合は、非常に多
くの時間を必要としていた。また、階層単位による遅延
検証を行う場合は、階層をまたがるネットの遅延時間を
正確に算出することは不可能であった。従来の技術とし
ては、（大規模回路向けタイミング解析ＨＥＡＲＴ
（１）高速化の手法、情報処理学会第３５回全国大会、
７Ｆ−６、昭和６２年後期）がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の遅延時間検証方法の場合、全展開した大規模回
路の情報は、非常に大規模となり、遅延時間の検証処理
に長時間を必要とするという欠点があり、階層単位の回
路情報は、階層外の情報を持たないので、階層をまたが
るネットの配線遅延時間の算出が正確にできないという
欠点もあった。
た従来の遅延時間検証方法の場合、全展開した大規模回
路の情報は、非常に大規模となり、遅延時間の検証処理
に長時間を必要とするという欠点があり、階層単位の回
路情報は、階層外の情報を持たないので、階層をまたが
るネットの配線遅延時間の算出が正確にできないという
欠点もあった。
【０００４】本発明の目的は、このような従来の問題点
を除去して、大規模回路において、処理対象階層の配線
遅延時間のみを抽出してパストレースすることにより、
高精度かつ高速な遅延時間検証を行える遅延時間検証装
置とその方法を提供することにある。
を除去して、大規模回路において、処理対象階層の配線
遅延時間のみを抽出してパストレースすることにより、
高精度かつ高速な遅延時間検証を行える遅延時間検証装
置とその方法を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明の第一の解決手段の遅延時間検証装置は、階層
化された回路情報を格納する階層回路情報格納手段と、
前記階層化された回路情報を展開する階層回路情報展開
手段と、前記階層回路情報展開手段により展開された回
路情報を格納する展開回路情報格納手段と、前記展開さ
れた回路情報よりネットの各配線遅延時間を算出する配
線遅延時間算出手段と、前記配線遅延時間算出手段によ
り求められたネットの各配線遅延時間を格納する配線遅
延時間格納手段と、前記階層化された回路情報と前記ネ
ットの各配線遅延時間より、処理対象階層の配線遅延時
間のみを抽出する配線遅延時間抽出手段と、前記配線遅
延時間抽出手段により求められた処理対象階層の配線遅
延時間を格納する抽出遅延時間格納手段と、前記処理対
象階層の配線遅延時間より、パスの遅延時間を検証する
遅延時間検証手段とを備えることを特徴とする。
の本発明の第一の解決手段の遅延時間検証装置は、階層
化された回路情報を格納する階層回路情報格納手段と、
前記階層化された回路情報を展開する階層回路情報展開
手段と、前記階層回路情報展開手段により展開された回
路情報を格納する展開回路情報格納手段と、前記展開さ
れた回路情報よりネットの各配線遅延時間を算出する配
線遅延時間算出手段と、前記配線遅延時間算出手段によ
り求められたネットの各配線遅延時間を格納する配線遅
延時間格納手段と、前記階層化された回路情報と前記ネ
ットの各配線遅延時間より、処理対象階層の配線遅延時
間のみを抽出する配線遅延時間抽出手段と、前記配線遅
延時間抽出手段により求められた処理対象階層の配線遅
延時間を格納する抽出遅延時間格納手段と、前記処理対
象階層の配線遅延時間より、パスの遅延時間を検証する
遅延時間検証手段とを備えることを特徴とする。
【０００６】上記課題を解決するための本発明の第二の
解決手段の遅延時間検証装置は、階層化された回路情報
を格納する階層回路情報格納手段と、前記階層化された
回路情報を展開し格納する階層回路情報展開手段と、前
記展開された回路情報よりネットの各配線遅延時間を算
出し格納する配線遅延時間算出手段と、前記階層化され
た回路情報と前記ネットの各配線遅延時間より、処理対
象階層の配線遅延時間のみを抽出し格納する配線遅延時
間抽出手段と、前記処理対象階層の配線遅延時間より、
パスの遅延時間を検証する遅延時間検証手段とを備える
ことを特徴とする。
解決手段の遅延時間検証装置は、階層化された回路情報
を格納する階層回路情報格納手段と、前記階層化された
回路情報を展開し格納する階層回路情報展開手段と、前
記展開された回路情報よりネットの各配線遅延時間を算
出し格納する配線遅延時間算出手段と、前記階層化され
た回路情報と前記ネットの各配線遅延時間より、処理対
象階層の配線遅延時間のみを抽出し格納する配線遅延時
間抽出手段と、前記処理対象階層の配線遅延時間より、
パスの遅延時間を検証する遅延時間検証手段とを備える
ことを特徴とする。
【０００７】上記課題を解決するための本発明の第三の
解決手段は、入力装置と、中央処理装置と、出力装置
と、表示装置と、外部記憶装置とからなる情報処理装置
の遅延時間検証方法において、階層化された回路情報を
格納し、前記階層化された回路情報を展開した後に格納
し、前記展開された回路情報よりネットの各配線遅延時
間を算出した後に格納し、前記階層化された回路情報と
前記ネットの各配線遅延時間より、処理対象階層の配線
遅延時間のみを抽出した後に格納し、前記処理対象階層
の配線遅延時間より、パスの遅延時間を検証することを
特徴とする。
解決手段は、入力装置と、中央処理装置と、出力装置
と、表示装置と、外部記憶装置とからなる情報処理装置
の遅延時間検証方法において、階層化された回路情報を
格納し、前記階層化された回路情報を展開した後に格納
し、前記展開された回路情報よりネットの各配線遅延時
間を算出した後に格納し、前記階層化された回路情報と
前記ネットの各配線遅延時間より、処理対象階層の配線
遅延時間のみを抽出した後に格納し、前記処理対象階層
の配線遅延時間より、パスの遅延時間を検証することを
特徴とする。
【０００８】
【作用】上記第一の解決手段において、階層回路情報格
納手段により、階層化された回路情報を格納する。階層
回路情報展開手段により、階層化された回路情報を展開
する。配線遅延時間算出手段により、展開された回路の
各ネットの配線遅延時間を算出する。配線遅延時間抽出
手段により、展開された回路の各ネットの配線遅延時間
より処理対象階層のネットの配線遅延時間のみを抽出す
る。この対象階層のみの配線遅延時間を用いて遅延時間
検証手段により、処理対象階層の遅延時間検証を行うこ
とで遅延時間検証の処理時間を短縮するように作用す
る。
納手段により、階層化された回路情報を格納する。階層
回路情報展開手段により、階層化された回路情報を展開
する。配線遅延時間算出手段により、展開された回路の
各ネットの配線遅延時間を算出する。配線遅延時間抽出
手段により、展開された回路の各ネットの配線遅延時間
より処理対象階層のネットの配線遅延時間のみを抽出す
る。この対象階層のみの配線遅延時間を用いて遅延時間
検証手段により、処理対象階層の遅延時間検証を行うこ
とで遅延時間検証の処理時間を短縮するように作用す
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１の本発明の一実施例である。図２は、本発明を
用いて遅延検証される論理回路の一例である。図３は階
層回路情報格納手段１により格納される情報例である階
層化された回路情報３０を示している。図４は展開回路
情報格納手段３により格納される展開された回路情報３
１の一例である。図５は配線遅延時間格納手段５により
格納されているネットの配線遅延時間の一例である。図
６は抽出遅延時間格納手段７により格納されるネットの
配線遅延時間の一例である。
る。図１の本発明の一実施例である。図２は、本発明を
用いて遅延検証される論理回路の一例である。図３は階
層回路情報格納手段１により格納される情報例である階
層化された回路情報３０を示している。図４は展開回路
情報格納手段３により格納される展開された回路情報３
１の一例である。図５は配線遅延時間格納手段５により
格納されているネットの配線遅延時間の一例である。図
６は抽出遅延時間格納手段７により格納されるネットの
配線遅延時間の一例である。
【００１０】図１において、階層化された回路情報３０
を格納する階層回路情報格納手段１と、階層化された回
路情報３０を展開する階層回路情報展開手段２と、この
階層回路情報展開手段２により展開された回路情報をさ
らに格納する展開回路情報格納手段３と、展開された回
路情報よりネットの配線遅延時間を算出する配線遅延時
間算出手段４と、配線遅延時間算出手段４により求めら
れたネットの配線遅延時間を格納する配線遅延時間格納
手段５と、階層化された回路情報と前記配線遅延時間よ
り、処理対象階層の配線遅延時間を抽出する配線遅延時
間抽出手段６と、この配線遅延時間抽出手段６により求
められた処理対象階層の配線遅延時間を格納する抽出遅
延時間格納手段７と、上記処理対象階層の配線遅延時間
より、パスの遅延時間を検証する遅延時間検証手段８と
から遅延時間検証方法は構成されている。
を格納する階層回路情報格納手段１と、階層化された回
路情報３０を展開する階層回路情報展開手段２と、この
階層回路情報展開手段２により展開された回路情報をさ
らに格納する展開回路情報格納手段３と、展開された回
路情報よりネットの配線遅延時間を算出する配線遅延時
間算出手段４と、配線遅延時間算出手段４により求めら
れたネットの配線遅延時間を格納する配線遅延時間格納
手段５と、階層化された回路情報と前記配線遅延時間よ
り、処理対象階層の配線遅延時間を抽出する配線遅延時
間抽出手段６と、この配線遅延時間抽出手段６により求
められた処理対象階層の配線遅延時間を格納する抽出遅
延時間格納手段７と、上記処理対象階層の配線遅延時間
より、パスの遅延時間を検証する遅延時間検証手段８と
から遅延時間検証方法は構成されている。
【００１１】以上の構成において図１より図６を用い
て、本実施例の動作を説明する。
て、本実施例の動作を説明する。
【００１２】図２において、階層ＢＬＯＣＫ１内の階層
ＢＬＯＣＫ２内にある素子Ａ１の端子ＰＩＮ１は、素子
Ａ２の端子ＰＩＮ２と、この階層ＢＬＯＣＫ２の端子Ｐ
ＩＮ３とそれぞれ接続されている。そして端子ＰＩＮ３
は階層ＢＬＯＣＫ３の端子ＰＩＮ４と接続されてネット
ＮＥＴ１を構成し、さらに端子ＰＩＮ４は素子Ａ３の端
子ＰＩＮ５と素子Ａ４の端子ＰＩＮ６とそれぞれ接続さ
れていることを示している。
ＢＬＯＣＫ２内にある素子Ａ１の端子ＰＩＮ１は、素子
Ａ２の端子ＰＩＮ２と、この階層ＢＬＯＣＫ２の端子Ｐ
ＩＮ３とそれぞれ接続されている。そして端子ＰＩＮ３
は階層ＢＬＯＣＫ３の端子ＰＩＮ４と接続されてネット
ＮＥＴ１を構成し、さらに端子ＰＩＮ４は素子Ａ３の端
子ＰＩＮ５と素子Ａ４の端子ＰＩＮ６とそれぞれ接続さ
れていることを示している。
【００１３】さて階層回路情報格納手段１は図３で示さ
れる階層化された回路情報３０を格納する。この回路情
報３０は、階層名、ネット名、指名、終点、配線長の情
報で構成されている。ここで始点と終点は素子名または
階層名／端子名で直接示されている。例えば、図３の回
路情報（１）は、階層ＢＬＯＣＫ１のネットＮＥＴ１は
始点が階層ＢＬＯＣＫ２の端子ＰＩＮ３、終点が階層Ｂ
ＬＯＣＫ３の端子ＰＩＮ４、配線長が１００であること
を示している。同様に図３の回路情報（２）は、階層Ｂ
ＬＯＣＫ２のネットＮＥＴ１は始点が素子Ａ１の端子Ｐ
ＩＮ１で、終点が階層ＢＬＯＣＫ１の端子ＰＩＮ３、配
線長が６０であることを示し、回路情報（３）は、階層
ＢＬＯＣＫ２のネットＮＥＴ１は始点が素子Ａ１の端子
ＰＩＮ１で、終点が素子Ａ２の端子ＰＩＮ２を、配線長
が５０であることを示す。回路情報（４）は、階層ＢＬ
ＯＣＫ３のネットＮＥＴ１は、始点が階層ＢＬＯＣＫ１
の端子ＰＩＮ４で、終点が素子Ａ３の端子ＰＩＮ５で、
配線長が３０であることを示す。回路情報（５）では、
階層ＢＬＯＣ３のネットＮＥＴ１は、始点が階層ＢＬＯ
ＣＫ１の端子ＰＩＮ４で、終点が素子Ａ４の端子ＰＩＮ
６で、配線長が５０であることを示す。
れる階層化された回路情報３０を格納する。この回路情
報３０は、階層名、ネット名、指名、終点、配線長の情
報で構成されている。ここで始点と終点は素子名または
階層名／端子名で直接示されている。例えば、図３の回
路情報（１）は、階層ＢＬＯＣＫ１のネットＮＥＴ１は
始点が階層ＢＬＯＣＫ２の端子ＰＩＮ３、終点が階層Ｂ
ＬＯＣＫ３の端子ＰＩＮ４、配線長が１００であること
を示している。同様に図３の回路情報（２）は、階層Ｂ
ＬＯＣＫ２のネットＮＥＴ１は始点が素子Ａ１の端子Ｐ
ＩＮ１で、終点が階層ＢＬＯＣＫ１の端子ＰＩＮ３、配
線長が６０であることを示し、回路情報（３）は、階層
ＢＬＯＣＫ２のネットＮＥＴ１は始点が素子Ａ１の端子
ＰＩＮ１で、終点が素子Ａ２の端子ＰＩＮ２を、配線長
が５０であることを示す。回路情報（４）は、階層ＢＬ
ＯＣＫ３のネットＮＥＴ１は、始点が階層ＢＬＯＣＫ１
の端子ＰＩＮ４で、終点が素子Ａ３の端子ＰＩＮ５で、
配線長が３０であることを示す。回路情報（５）では、
階層ＢＬＯＣ３のネットＮＥＴ１は、始点が階層ＢＬＯ
ＣＫ１の端子ＰＩＮ４で、終点が素子Ａ４の端子ＰＩＮ
６で、配線長が５０であることを示す。
【００１４】次に階層回路情報展開手段２はこの回路情
報３０を図４で示される回路情報３１に展開し、展開回
路情報格納手段３は展開された回路情報３１を格納す
る。この回路情報３１は、ネット名、始点、終点、配線
長の情報で構成されている。例えば、回路情報（Ａ）で
は、ネットＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１
を、終点が素子Ａ３の端子ＰＩＮ５、配線長が１９０で
あることを示している。そして、配線遅延時間算出手段
４は展開された回路情報３１より、図５で示されるネッ
トの配線遅延時間３２を算出し、配線遅延時間格納手段
５はこのネットの配線遅延時間３２を格納する。このネ
ットの配線遅延時間３２は、ネット名、始点、終点、遅
延時間の情報で構成されている。例えば（ａ）のネット
ＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１で、終点が素
子Ａ３の端子ＰＩＮ５を、遅延時間が２．２であること
を示している。このネットの配線遅延時間３２は、展開
された回路情報３１を用いて計算するので、階層をまた
がるネットの配線遅延時間が正確に求められている。
報３０を図４で示される回路情報３１に展開し、展開回
路情報格納手段３は展開された回路情報３１を格納す
る。この回路情報３１は、ネット名、始点、終点、配線
長の情報で構成されている。例えば、回路情報（Ａ）で
は、ネットＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１
を、終点が素子Ａ３の端子ＰＩＮ５、配線長が１９０で
あることを示している。そして、配線遅延時間算出手段
４は展開された回路情報３１より、図５で示されるネッ
トの配線遅延時間３２を算出し、配線遅延時間格納手段
５はこのネットの配線遅延時間３２を格納する。このネ
ットの配線遅延時間３２は、ネット名、始点、終点、遅
延時間の情報で構成されている。例えば（ａ）のネット
ＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１で、終点が素
子Ａ３の端子ＰＩＮ５を、遅延時間が２．２であること
を示している。このネットの配線遅延時間３２は、展開
された回路情報３１を用いて計算するので、階層をまた
がるネットの配線遅延時間が正確に求められている。
【００１５】そして、配線遅延時間抽出手段６は前記階
層化された回路情報３０より、図５のネットの始点、終
点両方が階層ＢＬＯＣＫ２に存在するか否を調べ、存在
すればこのネットの配線遅延時間を用い、存在しなけれ
ばネットの配線遅延時間を０．３として、図６で示され
る階層ＢＬＯＣＫ２のネットの配線遅延時間３３を求め
る。抽出遅延時間格納手段７はこの配線遅延時間３３を
格納する。このネットの配線遅延時間３３は、ネット
名、始点、終点、遅延時間の情報で構成されている。例
えば、ネットＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１
で、終点が素子Ａ２の端子ＰＩＮ２、遅延時間が０．８
であることを示している。最後に遅延時間検証手段８は
階層ＢＬＯＣＫ２のネットの配線遅延時間３３のみを用
いて遅延時間検証を行う。
層化された回路情報３０より、図５のネットの始点、終
点両方が階層ＢＬＯＣＫ２に存在するか否を調べ、存在
すればこのネットの配線遅延時間を用い、存在しなけれ
ばネットの配線遅延時間を０．３として、図６で示され
る階層ＢＬＯＣＫ２のネットの配線遅延時間３３を求め
る。抽出遅延時間格納手段７はこの配線遅延時間３３を
格納する。このネットの配線遅延時間３３は、ネット
名、始点、終点、遅延時間の情報で構成されている。例
えば、ネットＮＥＴ１は始点が素子Ａ１の端子ＰＩＮ１
で、終点が素子Ａ２の端子ＰＩＮ２、遅延時間が０．８
であることを示している。最後に遅延時間検証手段８は
階層ＢＬＯＣＫ２のネットの配線遅延時間３３のみを用
いて遅延時間検証を行う。
【００１６】以上のよう個々の処理対象階層の遅延時間
のみを抽出してパストレースしたことで、高精度かつ高
速な処理対象階層の遅延時間検証が実行できる。
のみを抽出してパストレースしたことで、高精度かつ高
速な処理対象階層の遅延時間検証が実行できる。
【００１７】
【発明の効果】以上説明したように本発明は、大規模回
路の全体の遅延時間検証をしないので、個々の処理対象
階層の遅延時間のみを抽出してパストレースしたこと
で、配線遅延時間検証が高精度かつ高速にできるという
効果がある。
路の全体の遅延時間検証をしないので、個々の処理対象
階層の遅延時間のみを抽出してパストレースしたこと
で、配線遅延時間検証が高精度かつ高速にできるという
効果がある。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】本発明を用いて遅延検証される論理回路の一例
図である。
図である。
【図３】図１中の階層回路情報格納手段により格納され
る階層化された回路情報の一例図である。
る階層化された回路情報の一例図である。
【図４】図１中の展開回路情報格納手段により格納され
る展開された回路情報の一例図である。
る展開された回路情報の一例図である。
【図５】図１中の配線遅延時間格納手段により格納され
るネットの配線遅延時間の一例図である。
るネットの配線遅延時間の一例図である。
【図６】図１中の抽出遅延時間格納手段により格納され
る処理対象階層のネットの配線遅延時間の一例図であ
る。
る処理対象階層のネットの配線遅延時間の一例図であ
る。
１ 階層回路情報格納手段 ２ 階層回路情報展開手段 ３ 展開回路情報格納手段 ４ 配線遅延時間算出手段 ５ 配線遅延時間格納手段 ６ 配線遅延時間抽出手段 ７ 抽出遅延時間格納手段 ８ 遅延時間検証手段
Claims (3)
- 【請求項１】階層化された回路情報を格納する階層回路
情報格納手段と、 前記階層化された回路情報を展開する階層回路情報展開
手段と、 前記階層回路情報展開手段により展開された回路情報を
格納する展開回路情報格納手段と、 前記展開された回路情報よりネットの各配線遅延時間を
算出する配線遅延時間算出手段と、 前記配線遅延時間算出手段により求められたネットの各
配線遅延時間を格納する配線遅延時間格納手段と、 前記階層化された回路情報と前記ネットの各配線遅延時
間より、処理対象階層の配線遅延時間のみを抽出する配
線遅延時間抽出手段と、 前記配線遅延時間抽出手段により求められた処理対象階
層の配線遅延時間を格納する抽出遅延時間格納手段と、 前記処理対象階層の配線遅延時間より、パスの遅延時間
を検証する遅延時間検証手段とを備えることを特徴とす
る遅延時間検証装置。 - 【請求項２】階層化された回路情報を格納する階層回路
情報格納手段と、 前記階層化された回路情報を展開し格納する階層回路情
報展開手段と、 前記展開された回路情報よりネットの各配線遅延時間を
算出し格納する配線遅延時間算出手段と、 前記階層化された回路情報と前記ネットの各配線遅延時
間より、処理対象階層の配線遅延時間のみを抽出し格納
する配線遅延時間抽出手段と、 前記処理対象階層の配線遅延時間より、パスの遅延時間
を検証する遅延時間検証手段とを備えることを特徴とす
る遅延時間検証装置。 - 【請求項３】入力装置と、中央処理装置と、出力装置
と、表示装置と、外部記憶装置とからなる情報処理装置
の遅延時間検証方法において、 階層化された回路情報を格納し、 前記階層化された回路情報を展開した後に格納し、 前記展開された回路情報よりネットの各配線遅延時間を
算出した後に格納し、 前記階層化された回路情報と前記ネットの各配線遅延時
間より、処理対象階層の配線遅延時間のみを抽出した後
に格納し、 前記処理対象階層の配線遅延時間より、パスの遅延時間
を検証することを特徴とする遅延時間検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312859A JPH05151301A (ja) | 1991-11-28 | 1991-11-28 | 遅延時間検証装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312859A JPH05151301A (ja) | 1991-11-28 | 1991-11-28 | 遅延時間検証装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151301A true JPH05151301A (ja) | 1993-06-18 |
Family
ID=18034301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312859A Pending JPH05151301A (ja) | 1991-11-28 | 1991-11-28 | 遅延時間検証装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170072B1 (en) | 1998-06-26 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit verification apparatus and method for semiconductor integrated circuit |
-
1991
- 1991-11-28 JP JP3312859A patent/JPH05151301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170072B1 (en) | 1998-06-26 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit verification apparatus and method for semiconductor integrated circuit |
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