JPWO2009008078A1 - 半導体記憶装置及びシステム - Google Patents

Abstract

半導体記憶装置は、メモリセル配列と、冗長要素と、切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するアドレス指定部と、外部から入力されるアドレスがアドレス指定部の選択する冗長アドレスに一致すると冗長要素を選択するデコーダ回路と、外部からの入力に応じて切り替え信号を変化させることにより冗長要素に割り当てる冗長アドレスを変更可能に構成されるテストモード設定回路を含む。

Description

本願発明は、一般に半導体記憶装置に関し、詳しくは冗長機能を備えた半導体記憶装置に関する。

半導体記憶装置においては、欠陥メモリセルを予備のメモリセルである冗長メモリセルで置き換える冗長機能が設けられている。半導体記憶装置の出荷時にメモリセルの動作テストを実行し、欠陥メモリセルが発見された場合には、その欠陥メモリセルのアドレスをフューズ回路等に記録する。外部から入力されたアクセス対象のアドレスがフューズ回路に記録された欠陥メモリセルのアドレスに一致すると、アクセス先を冗長メモリセルに切り替えることで、欠陥メモリセルではなく冗長メモリセルに対するアクセスを実行する。これにより、欠陥メモリセルのアドレスを利用可能にすることができる。一般に、冗長による置き換えの単位は、ワード線毎或いはコラム線毎となっている。

冗長メモリセルに欠陥がある場合にはそのような冗長メモリセルの使用を避ける必要があるので、半導体記憶装置の動作テストにおいては、通常のメモリセルの動作テストだけでなく冗長メモリセルの動作テストも行う必要がある。即ち例えばワード線毎に冗長による置き換えを行う場合、全ての通常ワード線と全ての冗長ワード線とについて動作テストを実行する必要がある。フューズ回路への書き込みがなされていない状態では、アクセスは全て通常ワード線に対して実行される。冗長ワード線に対して動作テストするためには、冗長ラインのテストを指定するテストモードに入り、予め冗長ワード線に割り当てられている所定のアドレスを指定することにより、所望の冗長ワード線にアクセスする。

動作テストにおいては、ローアドレス（ワード線アドレス）の入力パターンが動作テストの種類によって異なる。例えば、ある動作テストでは、ローアドレスを順次インクリメントすることにより、ワード線をその並び順に一本ずつアクセスしていくことが好ましい。また別の動作テスト（例えばディスターブ試験等）においては、隣接するワード線を交互にアクセスすることが好ましい。

ワード線をその並び順に一本ずつアクセスしていく動作テストの場合には、ある冗長ワード線とその冗長ワード線に物理的に隣接する通常ワード線とは、同一のローアドレスに割り当てられていることが好ましい。同一のローアドレスに割り当てられていれば、テストモードへ入り冗長ワード線を選択しその後テストモードから出ることにより、アドレス変更せずに隣接通常ワード線を選択することができる。しかしこのように冗長ワード線とその冗長ワード線に物理的に隣接する通常ワード線とが同一のローアドレスに割り当てられている場合、これらの互いに隣接するワード線を交互にアクセスする動作テストを実行するためには、テストモードへのエントリ及びエグジットを繰り返す必要が生じ、動作テストに時間がかかるという問題が生じる。

隣接するワード線を交互にアクセスする動作テストを高速に実行するためには、冗長ワード線とその冗長ワード線に物理的に隣接する通常ワード線とを異なる２つのローアドレスに割り当てることが好ましい。異なる２つのローアドレスに割り当てられていれば、テストモードに入ったままで、これら２つのローアドレスを交互に指定すれば、隣接するワード線を交互にアクセスすることができる。しかしこの場合、ワード線をその並び順に一本ずつアクセスしていく動作テストを実行するためには、まず冗長ワード線に割り当てられているアドレスを入力して冗長ワード線を選択し、次にそのアドレスとは離れた別のアドレスを入力して隣の通常ワード線を選択する必要がある。この場合、入力アドレスが連続しないので、冗長ワード線選択用のアドレスレジスタと通常ワード線選択用のアドレスレジスタとの複数のレジスタが必要になったり、アドレス入力パターンが複雑になったりする等の問題が生じる。

上記の問題はワード線毎の冗長の場合について説明したが、コラム線毎の冗長等の場合であっても、同様の問題が存在する。即ち、異なる動作テストで使用する異なるアドレス入力パターンに対しては、ある１つの冗長要素（例えば１つの冗長ワード線）に割り当てるべきアドレスの好ましい値が異なることになる。

なお特許文献１には、ビットごとにフューズ切断状態を擬似的に作り出せる半導体メモリが開示されている。この半導体メモリは、複数の単位冗長アドレスメモリを含み、冗長ワード線又は冗長ビット線に割り当てられる不良アドレスを保持する冗長アドレスメモリを備える。また特許文献２には、フューズを切断せずに外部信号とアドレス信号とで冗長アドレスを選択するプログラム回路を有している半導体メモリが開示されている。このプログラム回路は、それぞれ異なるアドレス信号の組み合わせにより、特定の冗長メモリセルを選択できる。
特開平０６−１６３７０４号公報 特開平０６−２４３６９８号公報

以上を鑑みて本発明は、動作テストの内容に応じて、ある１つの冗長要素に対して最適なアドレス値を割り当て可能な半導体記憶装置を提供することを目的とする。

半導体記憶装置は、メモリセル配列と、冗長要素と、切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するアドレス指定部と、外部から入力されるアドレスが該アドレス指定部の選択する冗長アドレスに一致すると該冗長要素を選択するデコーダ回路と、外部からの入力に応じて該切り替え信号を変化させることにより該冗長要素に割り当てる該冗長アドレスを変更可能に構成されるテストモード設定回路を含むことを特徴とする。

またシステムは、ＣＰＵとメモリを含むシステムであって、該メモリは、メモリセル配列と、冗長要素と、切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するアドレス指定部と、該ＣＰＵが指定するアドレスが該アドレス指定部の選択する冗長アドレスに一致すると該冗長要素を選択するデコーダ回路と、該ＣＰＵからの指示に応じて該切り替え信号を変化させることにより該冗長要素に割り当てる該冗長アドレスを変更可能に構成されるテストモード設定回路を含むことを特徴とする。

本発明の少なくとも１つの実施例によれば、切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択する構成となっている。この構成において、外部からの入力に応じてテストモード設定回路により切り替え信号を変化させることにより、冗長要素（所定の冗長ワード線等）に割り当てる冗長アドレスを変更することができる。即ち、フューズ回路に対応する１つの冗長ワード線について、割り当てる冗長アドレスを適宜変化させることができる。従って、動作テストの内容に応じて最適な冗長アドレス割り当てを実現することができる。

本発明による半導体記憶装置の構成の一例を示す図である。 半導体記憶装置の冗長制御の構成について説明するための図である。 図２のアドレス比較部の構成の第１の実施例を示す図である。 アドレス指定回路の構成の一例を示す図である。 ビット一致判定回路の構成の一例を示す図である。 図２のアドレス比較部の構成の第２の実施例を示す図である。 第２の実施例におけるアドレス指定・選択回路及び設定アドレスラッチ回路の構成の一例を示す図である。 第２の実施例におけるビット一致判定・選択回路の構成の一例を示す図である。 図２のアドレス比較部の構成の第３の実施例を示す図である。 第３の実施例におけるアドレス指定・選択回路及びテストデコーダの構成の一例を示す図である。 図１の半導体記憶装置を使用した場合の動作テストの処理の流れを示すフローチャートである。 本発明によるシステムの構成の一例を示す図である。 本発明によるシステムをＳＩＰとして実現した構成の一例を示す図である。 本発明によるシステムをＭＣＰとして実現した構成の一例を示す図である。

符号の説明

１０ 半導体記憶装置
１１ コマンドデコーダ
１２ コア制御回路
１３ テストモード設定回路
１４ アドレス入力バッファ
１５ リフレッシュアドレスカウンタ
１６ アドレス生成ユニット
１７ データ入出力バッファ
１８ コア回路
２０ セル配列
２１ 冗長制御部
２２ ワードデコーダ
２３ センスアンプ
２４ コラムデコーダ
２５ リードライトアンプ
３０ フューズ回路
３１ アドレス比較部
３２ 冗長判定回路部
３３ プリデコーダ
３４ 実ワードデコーダ
３５ 冗長ワードデコーダ

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置１０は、コマンドデコーダ１１、コア制御回路１２、テストモード設定回路１３、アドレス入力バッファ１４、リフレッシュアドレスカウンタ１５、アドレス生成ユニット１６、データ入出力バッファ１７、及びコア回路１８を含む。コア回路１８は複数のセル配列２０を含む。コア回路１８には更に、各セル配列２０毎に冗長制御部２１、ワードデコーダ２２、及びセンスアンプ（ＳＡ）２３が設けられている。また複数のセル配列２０に共通に、コラムデコーダ２４及びリードライトアンプ２５が設けられている。

コマンドデコーダ１１は、半導体記憶装置１０のチップ外部から各コマンドを示すコントロール信号を受け取る。コマンドデコーダ１１は、これらのコントロール信号をデコードし、デコード結果に基づいて種々の制御信号を生成する。これらの制御信号は、コア制御回路１２、テストモード設定回路１３、アドレス生成ユニット１６等の各回路部分に供給される。例えば、コマンドデコーダ１１はモードレジスタ設定コマンドに応じて、動作テストに関する設定のレジスタ取り込みを指示する信号をテストモード設定回路１３に供給する。

コア制御回路１２は、コマンドデコーダ１１からの制御信号やクロック信号（図示せず）等に基づいて、制御信号が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々のタイミング信号を生成する。生成されたタイミング信号は、コア回路１８及びリフレッシュアドレスカウンタ１５等に供給される。このタイミング信号が指定するタイミングに従って、各回路部分の動作が実行される。

テストモード設定回路１３は、モードレジスタ設定コマンドに応じたコマンドデコーダ１１からの指示により、アドレス入力ユニット１４からのアドレス信号の一部をレジスタ設定値として読み込む。即ちアドレス信号の一部が、動作テストの内容を示す設定値として内部のモードレジスタに設定される。この動作テストの設定を変化させることにより、動作テストの内容を変化させたり、後述の切り替え信号ＳＷを変化させることができる。

アドレス入力バッファ１４は、半導体記憶装置１０のチップ外部からローアドレスを示すアドレス信号とコラムアドレスを示すアドレス信号とを受け取る。受け取られたローアドレスはアドレス生成ユニット１６に供給され、受け取られたコラムアドレスはコラムデコーダ２４に供給される。またアドレス信号は、テストモード設定回路１３に供給される。

リフレッシュアドレスカウンタ１５はコア制御回路１２の制御の下で動作し、リフレッシュ動作を実行する対象アドレスとしてリフレッシュアドレスを生成する。生成されたリフレッシュアドレスはアドレス生成ユニット１６に供給される。アドレス生成ユニット１６は、アドレス入力バッファ１４からのローアドレスとリフレッシュアドレスカウンタ１５からのリフレッシュアドレスとに基づいて、読み出し動作、書き込み動作、及びリフレッシュ動作のアクセスワード線を示すローアドレスをコア回路１８に供給する。

コア回路１８のセル配列２０には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。セル配列２０には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプが接続される。

ローアドレスの一部（ブロックアドレス）により活性化対象として指定されるセル配列２０において、ワードデコーダ２２は、アドレス生成ユニット１６から供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を選択し活性化する。コラムデコーダ２４は、アドレス入力ユニット１４から供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。

活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプ２３で増幅される。読み出し動作の場合、センスアンプ２３で増幅されたデータは、活性化されたコラム選択線により選択され、リードライトアンプ２５及びデータ入出力バッファ１７を介して半導体記憶装置１０外部に出力される。書き込み動作の場合、半導体記憶装置１０外部からデータ入出力バッファ１７及びリードライトアンプ２５を介して供給される書き込みデータが、活性化対象であるセル配列２０において、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプ２３に書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。

図１に示す半導体記憶装置１０の例では、冗長制御をワード線単位で実行する構成が示されている。この冗長制御は冗長制御部２１により実行される。なお本発明において冗長制御の単位は、ワード線を置き換えるワードアドレス単位、コラム線を置き換えるコラムアドレス単位、或いは他の冗長要素毎に置き換えるようなアドレス単位であってもよい。

図２は、半導体記憶装置１０の冗長制御の構成について説明するための図である。図２に示す構成は、フューズ回路３０、アドレス比較部３１、冗長判定回路部３２、プリデコーダ３３、実ワードデコーダ３４、及び冗長ワードデコーダ３５を含む。フューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２が図１の冗長制御部２１に相当し、プリデコーダ３３、実ワードデコーダ３４、及び冗長ワードデコーダ３５が図１のワードデコーダ２２に相当する。

フューズ回路３０には複数のフューズが設けられており、レーザ照射等によりフューズを選択的に切断することで、冗長対象のアドレスを指定することができる。即ち、半導体記憶装置１０の動作テストの結果、ローアドレスＸにあるメモリセルに欠陥が見つかった場合、フューズ回路３０のフューズを選択的に切断することにより、フューズの切断／非切断状態に応じたフューズ回路３０の出力信号がローアドレスＸを冗長アドレスとして示すようにする。

またフューズ回路３０は、冗長アドレスが設定されフューズ回路３０の出力信号が有効な冗長アドレスを示していることを示すために、冗長判定信号を出力するように構成されている。この冗長判定信号の状態をチェックすることにより、フューズ回路３０の出力する信号を冗長アドレスとして使用すべきか否かを判断することができる。

アドレス比較部３１は、フューズ回路３０の出力信号が示す冗長アドレスと半導体記憶装置１０に外部から供給されたアドレス信号ＡＤＤが示すアクセス先アドレスとを比較する。処理の便宜上、アドレス信号ＡＤＤ及びその反転信号／ＡＤＤがアドレス比較部３１に供給されている。アドレス比較部３１は、冗長アドレスとアクセス先アドレスとのビット毎の一致／不一致を示す信号を出力する。

冗長判定回路部３２は、冗長判定信号がＨＩＧＨであり且つビット毎の一致／不一致を示す信号が全ビット一致を示す場合、冗長指示信号をアサートする。この冗長指示信号のアサートにより、外部から供給されたアドレス信号ＡＤＤをプリデコードするプリデコーダ３３の出力が遮断される。プリデコーダ３３からプリデコード信号が出力されないので、実ワードデコーダ３４が実ワード線を選択することはない。

また冗長指示信号のアサートに応答して、冗長ワードデコーダ３５がフューズ回路３０に対応する冗長ワード線を選択活性化する。図示していないが、フューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２は、複数の冗長ワード線に一対一に対応して複数セット設けられていてよい。ある１つのフューズ回路３０の示す冗長アドレスが、外部から指定されたアクセス先アドレスと一致すると、このフューズ回路３０に対応する冗長ワード線が選択されることになる。

半導体記憶装置１０の動作テストを実行する段階では、欠陥アドレスは未知であり、フューズ回路３０には何ら冗長アドレスが設定されていない。この状態では、フューズ回路３０の出力信号は無効であり、冗長判定信号は無効を示すＬＯＷとなっている。しかし半導体記憶装置１０の動作テストにおいては、冗長ワードデコーダ３５に冗長ワード線を選択させて冗長メモリセルのテストを行う必要がある。そこで半導体記憶装置１０の動作テストモードにおいては、テストモード設定回路１３（図１参照）が強制冗長信号を出力しており、この強制冗長信号を必要に応じてＨＩＧＨに設定するように構成される。強制冗長信号がＨＩＧＨに設定された場合、冗長判定信号との論理和をとるＯＲ回路３６の出力がＨＩＧＨになり、冗長判定回路部３２は、冗長判定信号がＨＩＧＨの場合と同様に動作する。即ち、冗長判定回路部３２は、アドレス比較部３１からのビット毎の一致／不一致を示す信号が全ビット一致を示す場合、冗長指示信号をアサートする。なお図２に示す構成は一例であり、冗長判定信号と強制冗長信号とを組み合わせて冗長処理を有効にする構成は、例えばアドレス比較部３１内に組み込むように構成してもよい。

また本実施例の半導体記憶装置１０は、テストモード設定回路１３から切り替え信号を出力し、外部からの入力に応じてこの切り替え信号を変化させることにより、冗長制御部２１において冗長要素（この例ではワード線）に割り当てる冗長アドレスを変更可能に構成される。以下にこの構成について説明する。

図３は、図２のアドレス比較部の構成の第１の実施例を示す図である。図３において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図３には、フューズ回路３０、冗長判定回路部３２、アドレス指定回路４１、アドレス指定回路４２、及びセレクタ４３が示される。アドレス指定回路４１、アドレス指定回路４２、及びセレクタ４３が図２のアドレス比較部３１に対応する。

アドレス指定回路４１及びアドレス指定回路４２は、内部の結線状態によりそれぞれ第１のアドレス及び第２のアドレスを指定する回路である。アドレス指定回路４１は第１のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第１のビットパターンを出力し、アドレス指定回路４２は第２のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第２のビットパターンを出力する。

セレクタ４３は、テストモード設定回路１３からの切り替え信号ＳＷに応じて、アドレス指定回路４１の出力とアドレス指定回路４２の出力との何れか一方を選択する。選択された信号は冗長判定回路部３２に供給される。アドレス指定回路４１が選択された場合には、冗長判定回路部３２に、第１のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第１のビットパターンが供給される。アドレス指定回路４２が選択された場合には、冗長判定回路部３２に、第２のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第２のビットパターンが供給される。冗長判定回路部３２は、供給されたビットパターンが全ビット一致を示す場合に、その出力である冗長指示信号をアサートして冗長処理を実行させる。

このように本実施例では、切り替え信号ＳＷに応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するように、アドレス指定回路４１及び４２及びセレクタ４３を設けた構成となっている。この際、選択対象のアドレスは上記例のように２つに限られるものではなく、３つ又はそれ以上設けられてよい。このような構成において、外部からの入力に応じてテストモード設定回路１３により切り替え信号ＳＷを変化させることにより、冗長要素（所定の冗長ワード線）に割り当てる冗長アドレスを変更することができる。即ち、フューズ回路３０に対応する１つの冗長ワード線について、割り当てる冗長アドレスを適宜変化させることができる。従って、動作テストの内容に応じて最適な冗長アドレス割り当てを実現することができる。

なお図３では、セレクタ４３はアドレス指定回路４２及び４２の出力端に直接に接続され、アドレス指定回路４１の出力とアドレス指定回路４２の出力との何れかを選択する構成となっている。本実施例は、この形態に限られず、例えば２つのアドレス指定回路４１及び４２の出力をそれぞれ入力とする２つの冗長判定回路部３２を設け、これら２つの冗長判定回路部３２の出力をセレクタ４３により選択するようにしてもよい。即ち、アドレス指定回路の出力端の直後の段ではなく、冗長判定回路部を介した後の段において、アドレス指定回路４１の出力とアドレス指定回路４２の出力との何れかを選択してもよい。

図４は、アドレス指定回路４１及び４２の構成の一例を示す図である。図４において、ビット一致判定回路５１−０乃至５１−２がアドレス指定回路４１に対応し、ビット一致判定回路５２−０乃至５２−２がアドレス指定回路４２に対応する。図４の例では、説明の便宜上、冗長判定対象のアドレスが３ビットである場合を示してある。

フューズ回路３０からの出力は冗長アドレスに対応する３ビットであり、最下位ビット（第１ビット）がビット一致判定回路５１−０に入力され、第２ビットがビット一致判定回路５１−１に入力され、最上位ビット（第３ビット）がビット一致判定回路５１−２に供給される。また同様に、最下位ビット（第１ビット）がビット一致判定回路５２−０に入力され、第２ビットがビット一致判定回路５２−１に入力され、最上位ビット（第３ビット）がビット一致判定回路５２−２に供給される。

図５は、ビット一致判定回路の構成の一例を示す図である。図４に示される各ビット一致判定回路は、図５に示される構成を有する。

図５のビット一致判定回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート５５、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート５６、及びインバータ５７を含む。フューズ回路３０から供給される入力がＨＩＧＨの場合、Ａ入力の信号が出力信号として選択される。またフューズ回路３０から供給される入力がＬＯＷの場合、Ｂ入力の信号が出力信号として選択される。Ａ入力及びＢ入力が、入力アドレス信号の所定のビット及びその反転ビットに対応する。

例えば図４のビット一致判定回路５１−２の場合、Ａ入力がＡ２ｚでＢ入力がＡ２ｘである。信号名のうち"Ａ２"が入力ローアドレスの最上位ビットであることを示し、信号名末尾の"ｘ"が正論理、"ｚ"が負論理を示す。即ち、アドレス信号の対応ビットの正論理がＡ入力に入力され、当該ビットの負論理がＢ入力に入力される。

フューズ回路３０からの入力信号が"０"で且つ入力アドレスの対応ビット（正論理）が"０"であれば、出力は"１"となる。またフューズ回路３０からの入力信号が"０"で且つ入力アドレスの対応ビット（正論理）が"１"であれば、出力は"０"となる。フューズ回路３０からの入力信号が"１"で且つ入力アドレスの対応ビット（正論理）が"０"であれば、出力は"０"となる。またフューズ回路３０からの入力信号が"１"で且つ入力アドレスの対応ビット（正論理）が"１"であれば、出力は"１"となる。このように、ビット一致判定回路の出力は、フューズ回路３０からの入力ビットとアドレス信号の入力ビットとの一致／不一致を示す信号となっている。

図４に示すビット一致判定回路５１−０乃至５１−２（或いは５２−０乃至５２−２）では、アドレス信号の入力ビットの正論理と負論理との位置により、あるアドレス値を指定することができる。例えばビット一致判定回路５１−０乃至５１−２の場合、全てのＡ入力が正論理であり且つ全てのＢ入力が負論理である。フューズ回路３０の出力がデフォールトで例えばＬＯＷであるとすると、入力アドレスＡ２ｚ乃至Ａ０ｚが"０００"の場合にのみ、全てのビット一致判定回路５１−０乃至５１−２の出力ビットが"１"になる。出力"１"が一致を示すとすると、ビット一致判定回路５１−０乃至５１−２からなるアドレス指定回路４１は、アドレス"０００"を指定していると考えることができる。またフューズ回路３０の出力がデフォールトで例えばＨＩＧＨであるとしても、入力アドレスＡ２ｚ乃至Ａ０ｚが"０００"の場合にのみ、全てのビット一致判定回路５１−０乃至５１−２の出力ビットが"０"になる。この場合は出力"０"が一致を示すとすれば、ビット一致判定回路５１−０乃至５１−２からなるアドレス指定回路４１は、アドレス"０００"を指定していると考えることができる。

またビット一致判定回路５２−０乃至５２−２の場合、ビット一致判定回路５２−０及び５２−１についてはＡ入力が正論理でありＢ入力が負論理であるが、ビット一致判定回路５２−２についてはＡ入力が負論理でありＢ入力が正論理である。この場合、フューズ回路３０の出力がデフォールトで例えばＬＯＷであるとすると、入力アドレスＡ２ｚ乃至Ａ０ｚが"１００"の場合にのみ、全てのビット一致判定回路５２−０乃至５２−２の出力ビットが"１"になる。出力"１"が一致を示すとすると、ビット一致判定回路５２−０乃至５２−２からなるアドレス指定回路４２は、アドレス"１００"を指定していると考えることができる。

半導体記憶装置１０の動作テストを実行する段階において、フューズ回路３０がアドレス設定されていない初期状態にあるので、フューズ回路３０の出力は例えば全てＬＯＷ（或いは全てＨＩＧＨ）である。従って、ビット一致判定回路のアドレス信号の入力ビットの正論理と負論理との位置により、所望のアドレスを指定することができる。

図４の例では、アドレス指定回路４１はアドレス値"０００"を指定し、アドレス指定回路４２はアドレス値"１００"を指定している。従って図３において、アドレス指定回路４１が選択された場合には、冗長判定回路部３２に、アドレス値"０００"と外部から入力されるアドレスとのビット毎の一致／不一致を示す第１のビットパターンが供給される。アドレス指定回路４２が選択された場合には、冗長判定回路部３２に、アドレス値"１００"と外部から入力されるアドレスとのビット毎の一致／不一致を示す第２のビットパターンが供給される。このようにして、切り替え信号ＳＷの切り替えにより、冗長アドレス"０００"と冗長アドレス"１００"の何れかを選択し、対応する冗長ワード線に割り当てることができる。

図６は、図２のアドレス比較部の構成の第２の実施例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図６には、フューズ回路３０、冗長判定回路部３２、アドレス指定・選択回路６１、及び設定アドレスラッチ回路６２が示される。アドレス指定・選択回路６１及び設定アドレスラッチ回路６２が図２のアドレス比較部３１に対応する。

アドレス指定・選択回路６１は、内部の結線状態によりアドレスを指定する。設定アドレスラッチ回路６２は、例えばコア制御回路１２から供給される取り込みパルス信号に応答して、外部から入力されたアドレスビットパターンを格納する。アドレス指定・選択回路６１は、アドレス指定・選択回路６１自身が指定する指定アドレス又は、設定アドレスラッチ回路６２の格納するアドレスビットパターンに応じた第２のアドレス、の何れか一方を切り替え信号ＳＷに応じて選択出力するよう構成される。

このように本実施例では、切り替え信号ＳＷに応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するように、アドレス指定・選択回路６１及び設定アドレスラッチ回路６２を設けた構成となっている。このような構成において、外部からの入力に応じてテストモード設定回路１３により切り替え信号ＳＷを変化させることにより、冗長要素（所定の冗長ワード線）に割り当てる冗長アドレスを変更することができる。即ち、フューズ回路３０に対応する１つの冗長ワード線について、割り当てる冗長アドレスを適宜変化させることができる。従って、動作テストの内容に応じて最適な冗長アドレス割り当てを実現することができる。

図７は、アドレス指定・選択回路６１及び設定アドレスラッチ回路６２の構成の一例を示す図である。図７において、ビット一致判定・選択回路７１−０乃至７１−２がアドレス指定・選択回路６１に対応し、ラッチ回路７２−０乃至７２−２が設定アドレスラッチ回路６２に対応する。図７の例では、説明の便宜上、冗長判定対象のアドレスが３ビットである場合を示してある。

フューズ回路３０からの出力は冗長アドレスに対応する３ビットであり、最下位ビット（第１ビット）がビット一致判定・選択回路７１−０に入力され、第２ビットがビット一致判定・選択回路７１−１に入力され、最上位ビット（第３ビット）がビット一致判定・選択回路７１−２に供給される。ラッチ回路７２−０乃至７２−２は、外部から入力されるアドレス信号の対応するビットＡ０ｚ乃至Ａ２ｚを、取り込みパルス信号に応答して取り込む。

図８は、ビット一致判定・選択回路の構成の一例を示す図である。図７に示される各ビット一致判定・選択回路は、図８に示される構成を有する。

図８のビット一致判定・選択回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート７５、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスファーゲート７６、インバータ７７、ＮＯＲ回路７８、及びＮＯＲ回路７９を含む。トランスファーゲート７５、トランスファーゲート７６、及びインバータ７７からなる部分の動作は、図５のトランスファーゲート５５、トランスファーゲート５６、及びインバータ５７からなる部分の動作と同様であり、その説明は省略する。

ＮＯＲ回路７８の一方の入力は、フューズ回路３０の出力の対応するビットであり、冗長アドレスの設定されていないデフォールト状態ではＬＯＷであるとする。ＮＯＲ回路７８のもう一方の入力は、上記第１の実施例の場合と同様の切り替え信号ＳＷである。切り替え信号ＳＷがＬＯＷのとき、ＮＯＲ回路７８の出力はＨＩＧＨとなる。このとき、対応ラッチ回路の出力に関わらず、ＮＯＲ回路７９の出力はＬＯＷとなり、Ｂ入力側が選択される構成となる。

この場合、図７に示すビット一致判定・選択回路７１−０乃至７１−２において全てのＡ入力が正論理であり且つ全てのＢ入力が負論理であるので、入力アドレスＡ２ｚ乃至Ａ０ｚが"０００"の場合にのみ、全てのビット一致判定・選択回路７１−０乃至７１−２の出力ビットが"１"になる。出力"１"が一致を示すとすれば、ビット一致判定・選択回路７１−０乃至７１−２からなるアドレス指定・選択回路６１は、アドレス"０００"を指定していると考えることができる。

図８に戻り、切り替え信号ＳＷがＨＩＧＨのとき、ＮＯＲ回路７８の出力はＬＯＷとなる。このとき、対応ラッチ回路の出力に応じて、ＮＯＲ回路７９の出力は変化する。即ち、対応ラッチ回路の出力がＨＩＧＨであれば、ＮＯＲ回路７９の出力はＬＯＷとなり、Ｂ入力側が選択される構成となる。また対応ラッチ回路の出力がＬＯＷであれば、ＮＯＲ回路７９の出力はＨＩＧＨとなり、Ａ入力側が選択される構成となる。

この場合、図７に示すビット一致判定・選択回路７１−０乃至７１−２において対応ラッチ回路からの入力はＨＩＧＨ、ＨＩＧＨ、及びＬＯＷであるので、入力アドレスＡ２ｚ乃至Ａ０ｚが"１００"の場合にのみ、全てのビット一致判定・選択回路７１−０乃至７１−２の出力ビットが"１"になる。出力"１"が一致を示すとすれば、ビット一致判定・選択回路７１−０乃至７１−２からなるアドレス指定・選択回路６１は、アドレス"１００"を指定していると考えることができる。

このように第２の実施例では、アドレス指定・選択回路６１において、選択回路（ＮＯＲ回路７８）が第１のアドレス"０００"を選択する場合に、第１のアドレス"０００"と外部から入力されるアドレスとのビット毎の一致／不一致を示すビットパターンを出力する。このビットバーンは、入力アドレスが"０００"なら"１１１"となる。また選択回路（ＮＯＲ回路７８）が第２のアドレスを選択する場合に、アドレスビットパターン"ＬＨＨ"（設定アドレスラッチ回路６２の出力）の各ビットの値に応じて上記一致／不一致を示すビットパターンの対応するビットを反転又は非反転して出力する。上記一致／不一致を示すビットバーンは、入力アドレスが"１００"なら"０１１"となり、アドレスビットパターン"ＬＨＨ"に応じて第３ビットを反転することにより、出力は"１１１"となる。即ちこの場合、冗長アドレスとして"１００"が指定されることになる。

図９は、図２のアドレス比較部の構成の第３の実施例を示す図である。図９において、図２及び図６と同一の構成要素は同一の番号で参照し、その説明は省略する。図９には、フューズ回路３０、冗長判定回路部３２、アドレス指定・選択回路６１、及びテストデコーダ８１が示される。アドレス指定・選択回路６１及びテストデコーダ８１が図２のアドレス比較部３１に対応する。

アドレス指定・選択回路６１は、内部の結線状態によりアドレスを指定する。テストデコーダ８１は、テストモード設定回路１３から供給されるモード信号をデコードすることで、外部から入力された信号に応じたアドレスビットパターンを出力する。アドレス指定・選択回路６１は、アドレス指定・選択回路６１自身が指定する指定アドレス又は、テストデコーダ８１の出力するアドレスビットパターンに応じて指定アドレスの値を変更して得られるアドレス、の何れか一方を切り替え信号ＳＷに応じて選択する。

このように本実施例では、切り替え信号ＳＷに応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するように、アドレス指定・選択回路６１及びテストデコーダ８１を設けた構成となっている。このような構成において、外部からの入力に応じてテストモード設定回路１３により切り替え信号ＳＷを変化させることにより、冗長要素（所定の冗長ワード線）に割り当てる冗長アドレスを変更することができる。即ち、フューズ回路３０に対応する１つの冗長ワード線について、割り当てる冗長アドレスを適宜変化させることができる。従って、動作テストの内容に応じて最適な冗長アドレス割り当てを実現することができる。

図１０は、アドレス指定・選択回路６１及びテストデコーダ８１の構成の一例を示す図である。図１０において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０において、ビット一致判定・選択回路７１−０乃至７１−２がアドレス指定・選択回路６１に対応する。図７の例では、説明の便宜上、冗長判定対象のアドレスが３ビットである場合を示してある。

フューズ回路３０からの出力は冗長アドレスに対応する３ビットであり、最下位ビット（第１ビット）がビット一致判定・選択回路７１−０に入力され、第２ビットがビット一致判定・選択回路７１−１に入力され、最上位ビット（第３ビット）がビット一致判定・選択回路７１−２に供給される。テストデコーダ８１は、外部から入力されるモード信号に対応するアドレスビットパターンを出力する。

図１０の例において、テストデコーダ８１は、アドレス最上位ビットから最下位ビットまでに対応して"ＬＨＨ"（即ち"１００"）のアドレスビットパターンを出力する。この場合、アドレス指定・選択回路６１（ビット一致判定・選択回路７１−０乃至７１−２）への入力は、図７に示される前述の第２の実施例の場合と同様である。従って、ビット一致判定・選択回路７１−２により最上位ビットＡ２のみが反転されることになる。

出力アドレスビットパターンは、テストデコーダ８１に入力されるモード信号をデコードすることにより得られる。例えばモード信号"００"なら"ＨＨＬ"、"１０"なら"ＨＬＨ"、"０１"なら"ＬＨＨ"の出力アドレスビットパターンが得られるように、テストデコーダ８１を構成してよい。またテストデコーダ８１の代わりに、モード信号に応じた所定の加算処理を実行するような回路を設ける構成としてもよい。その場合、例えばモード信号"００"なら＋１加算、"１０"なら＋２加算、"０１"なら＋４加算の処理というように、モード信号と加算処理内容とを対応付けておけばよい。

このように第３の実施例では、アドレス指定・選択回路６１において、選択回路（ＮＯＲ回路７８）が第１のアドレス"０００"を選択する場合に、第１のアドレス"０００"と外部から入力されるアドレスとのビット毎の一致／不一致を示すビットパターンを出力する。このビットバーンは、入力アドレスが"０００"なら"１１１"となる。また選択回路（ＮＯＲ回路７８）が第２のアドレスを選択する場合に、アドレスビットパターン"ＬＨＨ"（設定アドレスラッチ回路６２の出力）の各ビットの値に応じて上記一致／不一致を示すビットパターンの対応するビットを反転又は非反転して出力する。上記一致／不一致を示すビットバーンは、入力アドレスが"１００"なら"０１１"となり、アドレスビットパターン"ＬＨＨ"に応じて第３ビットを反転することにより、出力は"１１１"となる。即ちこの場合、冗長アドレスとして"１００"が指定されることになる。

図１１は、図１の半導体記憶装置１０を使用した場合の動作テストの処理の流れを示すフローチャートである。半導体記憶装置１０を使用した場合、１つの冗長要素（例えばワード線）に対して複数の冗長アドレスが割り当てられるので、動作テストを実行する側では、これらの複数の冗長アドレスが同一の冗長要素に対応するものであることを認識しておく必要がある。

まずステップＳ１において、冗長ラインにアドレスＲＡ０を冗長アドレスとして割り当てる。ステップＳ２において、第１の動作テストを実行して冗長アドレスＲＡ０にアクセスすることにより、当該冗長ラインに不良があるか否かを判定する。ステップＳ３において、当該冗長ラインにアドレスＲＡ１を冗長アドレスとして割り当てる。ステップＳ４において、上記第１の動作テストとは異なる第２の動作テストを実行して冗長アドレスＲＡ１にアクセスすることにより、当該冗長ラインに不良があるか否かを判定する。

ステップＳ５において、冗長アドレスＲＡ０について得られた不良セル情報と冗長アドレスＲＡ１について得られた不良セル情報とのＯＲをとる。即ち、何れか一方の動作テストで当該冗長ラインに不良があると判定された場合には、当該冗長ラインを不良として使用しないようにする。当該冗長ラインを冗長処理用に使用できるのは、第１の動作テストにおいて冗長アドレスＲＡ０に不良が検出されず、且つ第２の動作テストにおいて冗長アドレスＲＡ１に不良が検出されない場合である。

図１２は、本発明によるシステムの構成の一例を示す図である。図１２に示すシステムは、図１の半導体記憶装置（機能搭載メモリ）１０、メモリ９１、メモリコントローラ９２、及びＣＰＵ／ＭＰＵ９３を含む。半導体記憶装置１０の動作テストにおいては、ＣＰＵ９３が指定するアドレスがアドレス指定部（例えば図３のアドレス指定回路４１及び４２）の選択する冗長アドレスに一致すると冗長要素を選択する。ＣＰＵ９３からの指示に応じて切り替え信号ＳＷ（例えば図３参照）を変化させることにより、その冗長要素に割り当てる冗長アドレスを変更することができる。

図１３は、本発明によるシステムをＳＩＰとして実現した構成の一例を示す図である。図１３のＳＩＰ（System In Package）は、半導体記憶装置（機能搭載メモリ）１０、ロジック回路９４、フラッシュメモリ９５、及びＳＲＡＭ９６を含む。図１４は、本発明によるシステムをＭＣＰとして実現した構成の一例を示す図である。図１３のＭＣＰ（Multi Chip Package）は、半導体記憶装置（機能搭載メモリ）１０、フラッシュメモリ９７、及びＳＲＡＭ９８を含む。本発明の実施例による半導体記憶装置１０は、このように様々な形態において使用することが可能である。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (10)

1. メモリセル配列と、
   冗長要素と、
   切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するアドレス指定部と、
   外部から入力されるアドレスが該アドレス指定部の選択する冗長アドレスに一致すると該冗長要素を選択するデコーダ回路と、
   外部からの入力に応じて該切り替え信号を変化させることにより該冗長要素に割り当てる該冗長アドレスを変更可能に構成されるテストモード設定回路
   を含むことを特徴とする半導体記憶装置。
2. 該アドレス指定部は、
   第１のアドレスを固定的に指定する第１のアドレス指定回路と、
   第２のアドレスを固定的に指定する第２のアドレス指定回路と、
   該第１のアドレス指定回路の出力と該第２のアドレス指定回路の出力との何れか一方を該切り替え信号に応じて選択する選択回路
   を含むことを特徴とする請求項１記載の半導体記憶装置。
3. 該第１のアドレス指定回路は該第１のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第１のビットパターンを出力し、該第２のアドレス指定回路は該第２のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示す第２のビットパターンを出力することを特徴とする請求項２記載の半導体記憶装置。
4. 欠陥アドレスを不揮発に格納するための記憶回路を更に含み、該第１のアドレス指定回路は該記憶回路の出力の各ビットの値に応じて、該第１のビットパターンの対応ビットを反転又は非反転するよう構成されることを特徴とする請求項３記載の半導体記憶装置。
5. 該アドレス指定部は、
   第１のアドレスを指定するアドレス指定回路と、
   外部から入力されたアドレスビットパターンを格納するレジスタと、
   該第１のアドレス又は、該レジスタの格納する該アドレスビットパターンに応じた第２のアドレス、の何れか一方を該切り替え信号に応じて選択する選択回路
   を含むことを特徴とする請求項１記載の半導体記憶装置。
6. 該アドレス指定回路は、該選択回路が該第１のアドレスを選択する場合に該第１のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示すビットパターンを出力し、該選択回路が該第２のアドレスを選択する場合に該アドレスビットパターンの各ビットの値に応じて該一致／不一致を示すビットパターンの対応するビットを反転又は非反転して出力するよう構成されることを特徴とする請求項５記載の半導体記憶装置。
7. 欠陥アドレスを不揮発に格納するための記憶回路を更に含み、該アドレス指定回路は該記憶回路の出力の各ビットの値に応じて、該一致／不一致を示すビットパターンの対応ビットを反転又は非反転するよう構成されることを特徴とする請求項６記載の半導体記憶装置。
8. 該アドレス指定部は、
   第１のアドレスを指定するアドレス指定回路と、
   外部から入力された信号に応じたアドレスビットパターンを出力するパターン指定回路と、
   該第１のアドレス又は、該パターン指定回路の出力する該アドレスビットパターンに応じて該第１のアドレスの値を変更して得られる第２のアドレス、の何れか一方を該切り替え信号に応じて選択する選択回路
   を含むことを特徴とする請求項１記載の半導体記憶装置。
9. 該アドレス指定回路は、該選択回路が該第１のアドレスを選択する場合に該第１のアドレスと外部から入力されるアドレスとのビット毎の一致／不一致を示すビットパターンを出力し、該選択回路が該第２のアドレスを選択する場合に該アドレスビットパターンの各ビットの値に応じて該一致／不一致を示すビットパターンの対応するビットを反転又は非反転して出力するよう構成されることを特徴とする請求項８記載の半導体記憶装置。
10. ＣＰＵと、
    メモリ
    を含むシステムであって、該メモリは、
    メモリセル配列と、
    冗長要素と、
    切り替え信号に応じて複数のアドレスから１つのアドレスを冗長アドレスとして選択するアドレス指定部と、
    該ＣＰＵが指定するアドレスが該アドレス指定部の選択する冗長アドレスに一致すると該冗長要素を選択するデコーダ回路と、
    該ＣＰＵからの指示に応じて該切り替え信号を変化させることにより該冗長要素に割り当てる該冗長アドレスを変更可能に構成されるテストモード設定回路
    を含むことを特徴とするシステム。

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