KR20100028099A - 반도체 기억 장치 및 시스템 - Google Patents
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Abstract
반도체 기억 장치는, 메모리 셀 배열과, 용장 요소와, 전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 어드레스 지정부와, 외부로부터 입력되는 어드레스가 어드레스 지정부가 선택하는 용장 어드레스와 일치하면 용장 요소를 선택하는 디코더 회로와, 외부로부터의 입력에 따라 전환 신호를 변화시킴으로써 용장 요소에 할당되는 용장 어드레스를 변경할 수 있도록 구성되는 테스트 모드 설정 회로를 포함한다.
Description
본원 발명은 일반적으로 반도체 기억 장치에 관한 것으로서, 상세하게는 용장 기능을 갖춘 반도체 기억 장치에 관한 것이다.
반도체 기억 장치에 있어서는, 결함 메모리 셀을 예비 메모리 셀인 용장 메모리 셀로 치환하는 용장 기능이 마련되어 있다. 반도체 기억 장치의 출하시에 메모리 셀의 동작 테스트를 실행하여, 결함 메모리 셀이 발견된 경우에는, 그 결함 메모리 셀의 어드레스를 퓨즈 회로 등에 기록한다. 외부로부터 입력된 액세스 대상의 어드레스가 퓨즈 회로에 기록된 결함 메모리 셀의 어드레스와 일치하면, 액세스 목적지를 용장 메모리 셀로 전환함으로써, 결함 메모리 셀이 아니라 용장 메모리 셀에 대한 액세스를 실행한다. 이에 따라, 결함 메모리 셀의 어드레스를 이용 가능하게 할 수 있다. 일반적으로, 용장에 의한 치환의 단위는 워드선마다 또는 칼럼선마다로 되어 있다.
용장 메모리 셀에 결함이 있는 경우에는 그러한 용장 메모리 셀의 사용을 피할 필요가 있기 때문에, 반도체 기억 장치의 동작 테스트에 있어서는, 통상의 메모리 셀의 동작 테스트뿐만 아니라 용장 메모리 셀의 동작 테스트도 행할 필요가 있다. 즉, 예컨대 워드선마다 용장에 의한 치환을 행하는 경우, 모든 통상 워드선과 모든 용장 워드선에 대해서 동작 테스트를 실행할 필요가 있다. 퓨즈 회로로의 기록이 행해지지 않은 상태에서는, 액세스는 모두 통상 워드선에 대하여 실행된다. 용장 워드선에 대하여 동작 테스트하기 위해서는, 용장 라인의 테스트를 지정하는 테스트 모드로 들어가서 미리 용장 워드선에 할당되어 있는 소정의 어드레스를 지정함으로써, 원하는 용장 워드선에 액세스한다.
동작 테스트에 있어서는, 로우 어드레스(워드선 어드레스)의 입력 패턴이 동작 테스트의 종류에 따라 상이하다. 예컨대, 어떤 동작 테스트에서는, 로우 어드레스를 순차적으로 인크리먼트함으로써, 워드선을 그 배열 순으로 1개씩 액세스해 나가는 것이 바람직하다. 또한, 다른 동작 테스트(예컨대 디스터브 시험 등)에 있어서는, 인접하는 워드선을 교대로 액세스하는 것이 바람직하다.
워드선을 그 배열 순으로 1개씩 액세스해 나가는 동작 테스트의 경우에는, 어떤 용장 워드선과 그 용장 워드선에 물리적으로 인접하는 통상 워드선은 동일한 로우 어드레스에 할당되어 있는 것이 바람직하다. 동일한 로우 어드레스에 할당되어 있으면, 테스트 모드로 들어가서 용장 워드선을 선택하고, 그 후, 테스트 모드에서 나옴으로써, 어드레스 변경하지 않고 인접 통상 워드선을 선택할 수 있다. 그러나, 이와 같이 용장 워드선과 그 용장 워드선에 물리적으로 인접하는 통상 워드선이 동일한 로우 어드레스에 할당되어 있는 경우, 이들 서로 인접하는 워드선을 교대로 액세스하는 동작 테스트를 실행하기 위해서는, 테스트 모드로의 엔트리 및 엑시트를 반복할 필요가 있게 되어 동작 테스트에 시간이 걸린다고 하는 문제가 발생한다.
인접하는 워드선을 교대로 액세스하는 동작 테스트를 고속으로 실행하기 위해서는, 용장 워드선과 그 용장 워드선에 물리적으로 인접하는 통상 워드선을 상이한 2개의 로우 어드레스에 할당하는 것이 바람직하다. 상이한 2개의 로우 어드레스에 할당되어 있으면, 테스트 모드로 들어간 상태에서 이들 2개의 로우 어드레스를 교대로 지정하면, 인접하는 워드선을 교대로 액세스할 수 있다. 그러나, 이 경우, 워드선을 그 배열 순으로 1개씩 액세스해 나가는 동작 테스트를 실행하기 위해서는, 우선 용장 워드선에 할당되어 있는 어드레스를 입력하여 용장 워드선을 선택하고, 다음에, 그 어드레스와는 떨어진 다른 어드레스를 입력하여 인접한 통상 워드선을 선택할 필요가 있다. 이 경우, 입력 어드레스가 연속되지 않기 때문에, 용장 워드선 선택용 어드레스 레지스터와 통상 워드선 선택용 어드레스 레지스터의 복수의 레지스터가 필요하게 되거나, 어드레스 입력 패턴이 복잡해지거나 하는 등의 문제가 발생한다.
상기한 문제는 워드선마다의 용장의 경우에 대해서 설명하였지만, 칼럼선마다의 용장 등의 경우에도 동일한 문제가 존재한다. 즉, 상이한 동작 테스트에서 사용하는 상이한 어드레스 입력 패턴에 대해서는, 어떤 하나의 용장 요소(예컨대 하나의 용장 워드선)에 할당해야 할 어드레스의 바람직한 값이 상이해진다.
또한, 특허 문헌 1에는, 비트마다 퓨즈 절단 상태를 의사적(擬似的)으로 만들어낼 수 있는 반도체 메모리가 개시되어 있다. 이 반도체 메모리는, 복수의 단위 용장 어드레스 메모리를 포함하고, 용장 워드선 또는 용장 비트선에 할당되는 불량 어드레스를 유지하는 용장 어드레스 메모리를 구비한다. 또한, 특허 문헌 2에는, 퓨즈를 절단하지 않고 외부 신호와 어드레스 신호로 용장 어드레스를 선택하는 프로그램 회로를 갖고 있는 반도체 메모리가 개시되어 있다. 이 프로그램 회로는, 각각 상이한 어드레스 신호의 조합에 의해 특정 용장 메모리 셀을 선택할 수 있다.
이상을 감안하여 본 발명은, 동작 테스트의 내용에 따라 어떤 1개의 용장 요소에 대하여 최적의 어드레스값을 할당할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는, 메모리 셀 배열과, 용장 요소와, 전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 어드레스 지정부와, 외부로부터 입력되는 어드레스가 이 어드레스 지정부가 선택하는 용장 어드레스와 일치하면 이 용장 요소를 선택하는 디코더 회로와, 외부로부터의 입력에 따라 이 전환 신호를 변화시킴으로써 이 용장 요소에 할당되는 이 용장 어드레스를 변경할 수 있도록 구성되는 테스트 모드 설정 회로를 포함하는 것을 특징으로 한다.
또한, 시스템은 CPU와 메모리를 포함하는 시스템으로서, 이 메모리는, 메모리 셀 배열과, 용장 요소와, 전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 어드레스 지정부와, 이 CPU가 지정하는 어드레스가 이 어드레스 지정부가 선택하는 용장 어드레스와 일치하면 이 용장 요소를 선택하는 디코더 회로와, 이 CPU로부터의 지시에 따라 이 전환 신호를 변화시킴으로써 이 용장 요소에 할당되는 이 용장 어드레스를 변경할 수 있도록 구성되는 테스트 모드 설정 회로를 포함하는 것을 특징으로 한다.
본 발명의 적어도 하나의 실시예에 따르면, 전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 구성으로 되어 있다. 이 구성에 있어서, 외부로부터의 입력에 따라 테스트 모드 설정 회로에 의해 전환 신호를 변화시킴으로써, 용장 요소(소정의 용장 워드선 등)에 할당되는 용장 어드레스를 변경할 수 있다. 즉, 퓨즈 회로에 대응하는 하나의 용장 워드선에 대해서, 할당되는 용장 어드레스를 적절하게 변화시킬 수 있다. 따라서, 동작 테스트의 내용에 따라 최적의 용장 어드레스 할당을 실현할 수 있다.
도 1은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시한 도면이다.
도 2는 반도체 기억 장치의 용장 제어의 구성에 대해서 설명하기 위한 도면이다.
도 3은 도 2의 어드레스 비교부의 구성의 제1 실시예를 도시한 도면이다.
도 4는 어드레스 지정 회로의 구성의 일례를 도시한 도면이다.
도 5는 비트 일치 판정 회로의 구성의 일례를 도시한 도면이다.
도 6은 도 2의 어드레스 비교부의 구성의 제2 실시예를 도시한 도면이다.
도 7은 제2 실시예에 있어서의 어드레스 지정·선택 회로 및 설정 어드레스 래치 회로의 구성의 일례를 도시한 도면이다.
도 8은 제2 실시예에 있어서의 비트 일치 판정·선택 회로의 구성의 일례를 도시한 도면이다.
도 9는 도 2의 어드레스 비교부의 구성의 제3 실시예를 도시한 도면이다.
도 10은 제3 실시예에 있어서의 어드레스 지정·선택 회로 및 테스트 디코더의 구성의 일례를 도시한 도면이다.
도 11은 도 1의 반도체 기억 장치를 사용한 경우의 동작 테스트의 처리 흐름을 도시한 흐름도이다.
도 12는 본 발명에 따른 시스템의 구성의 일례를 도시한 도면이다.
도 13은 본 발명에 따른 시스템을 SIP로서 실현한 구성의 일례를 도시한 도면이다.
도 14는 본 발명에 따른 시스템을 MCP로서 실현한 구성의 일례를 도시한 도면이다.
도 2는 반도체 기억 장치의 용장 제어의 구성에 대해서 설명하기 위한 도면이다.
도 3은 도 2의 어드레스 비교부의 구성의 제1 실시예를 도시한 도면이다.
도 4는 어드레스 지정 회로의 구성의 일례를 도시한 도면이다.
도 5는 비트 일치 판정 회로의 구성의 일례를 도시한 도면이다.
도 6은 도 2의 어드레스 비교부의 구성의 제2 실시예를 도시한 도면이다.
도 7은 제2 실시예에 있어서의 어드레스 지정·선택 회로 및 설정 어드레스 래치 회로의 구성의 일례를 도시한 도면이다.
도 8은 제2 실시예에 있어서의 비트 일치 판정·선택 회로의 구성의 일례를 도시한 도면이다.
도 9는 도 2의 어드레스 비교부의 구성의 제3 실시예를 도시한 도면이다.
도 10은 제3 실시예에 있어서의 어드레스 지정·선택 회로 및 테스트 디코더의 구성의 일례를 도시한 도면이다.
도 11은 도 1의 반도체 기억 장치를 사용한 경우의 동작 테스트의 처리 흐름을 도시한 흐름도이다.
도 12는 본 발명에 따른 시스템의 구성의 일례를 도시한 도면이다.
도 13은 본 발명에 따른 시스템을 SIP로서 실현한 구성의 일례를 도시한 도면이다.
도 14는 본 발명에 따른 시스템을 MCP로서 실현한 구성의 일례를 도시한 도면이다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시한 도면이다. 도 1의 반도체 기억 장치(10)는, 커맨드 디코더(11), 코어 제어 회로(12), 테스트 모드 설정 회로(13), 어드레스 입력 버퍼(14), 리프레시 어드레스 카운터(15), 어드레스 생성 유닛(16), 데이터 입출력 버퍼(17) 및 코어 회로(18)를 포함한다. 코어 회로(18)는 복수의 셀 배열(20)을 포함한다. 코어 회로(18)에는, 각 셀 배열(20)마다 용장 제어부(21), 워드 디코더(22) 및 센스 앰프(SA)(23)가 더 설치되어 있다. 또한, 복수의 셀 배열(20)에 공통으로 칼럼 디코더(24) 및 리드 라이트 앰프(25)가 설치되어 있다.
커맨드 디코더(11)는 반도체 기억 장치(10)의 칩 외부로부터 각 커맨드를 나타내는 컨트롤 신호를 수취한다. 커맨드 디코더(11)는 이들 컨트롤 신호를 디코드하고, 디코드 결과에 기초하여 여러 가지 제어 신호를 생성한다. 이들 제어 신호는 코어 제어 회로(12), 테스트 모드 설정 회로(13), 어드레스 생성 유닛(16) 등의 각 회로 부분에 공급된다. 예컨대, 커맨드 디코더(11)는 모드 레지스터 설정 커맨드에 따라 동작 테스트에 관한 설정의 레지스터 취입(loading)을 지시하는 신호를 테스트 모드 설정 회로(13)에 공급한다.
코어 제어 회로(12)는, 커맨드 디코더(11)로부터의 제어 신호나 클록 신호(도시하지 않음) 등에 기초하여 제어 신호가 지정하는 동작(데이터 판독 동작/데이터 기록 동작 등)에 대응하는 여러 가지 타이밍 신호를 생성한다. 생성된 타이밍 신호는 코어 회로(18) 및 리프레시 어드레스 카운터(15) 등에 공급된다. 이 타이밍 신호가 지정하는 타이밍에 따라 각 회로 부분의 동작이 실행된다.
테스트 모드 설정 회로(13)는, 모드 레지스터 설정 커맨드에 따른 커맨드 디코더(11)로부터의 지시에 의해 어드레스 입력 버퍼(14)로부터의 어드레스 신호의 일부를 레지스터 설정값으로서 읽어 들인다. 즉, 어드레스 신호의 일부가 동작 테스트의 내용을 나타내는 설정값으로서 내부의 모드 레지스터에 설정된다. 이 동작 테스트의 설정을 변화시킴으로써, 동작 테스트의 내용을 변화시키거나, 후술하는 전환 신호(SW)를 변화시킬 수 있다.
어드레스 입력 버퍼(14)는, 반도체 기억 장치(10)의 칩 외부로부터 로우 어드레스를 나타내는 어드레스 신호와 칼럼 어드레스를 나타내는 어드레스 신호를 수취한다. 수취된 로우 어드레스는 어드레스 생성 유닛(16)에 공급되고, 수취된 칼럼 어드레스는 칼럼 디코더(24)에 공급된다. 또한, 어드레스 신호는 테스트 모드 설정 회로(13)에 공급된다.
리프레시 어드레스 카운터(15)는 코어 제어 회로(12)의 제어 하에서 동작하고, 리프레시 동작을 실행하는 대상 어드레스로서 리프레시 어드레스를 생성한다. 생성된 리프레시 어드레스는 어드레스 생성 유닛(16)에 공급된다. 어드레스 생성 유닛(16)은 어드레스 입력 버퍼(14)로부터의 로우 어드레스와 리프레시 어드레스 카운터(15)로부터의 리프레시 어드레스에 기초하여 판독 동작, 기록 동작 및 리프레시 동작의 액세스 워드선을 나타내는 로우 어드레스를 코어 회로(18)에 공급한다.
코어 회로(18)의 셀 배열(20)에는, 복수의 메모리 셀이 로우 방향 및 칼럼 방향으로 매트릭스형으로 배열되어 셀 어레이를 구성하고, 각 메모리 셀에 데이터가 저장된다. 셀 배열(20)에는, 복수의 로우 어드레스에 대응하여 복수의 워드선이 배치되고, 각 워드선에 복수의 메모리 셀이 접속된다. 또한, 칼럼 어드레스가 배열되는 방향으로는 복수의 비트선이 배열되고, 각각의 비트선에 센스 앰프가 접속된다.
로우 어드레스의 일부(블록 어드레스)에 의해 활성화 대상으로서 지정되는 셀 배열(20)에 있어서, 워드 디코더(22)는 어드레스 생성 유닛(16)으로부터 공급되는 로우 어드레스를 디코드하여, 로우 어드레스로 지정되는 워드선을 선택하여 활성화한다. 칼럼 디코더(24)는 어드레스 입력 버퍼(14)로부터 공급되는 칼럼 어드레스를 디코드하여 칼럼 어드레스로 지정되는 칼럼 선택선을 활성화한다.
활성화된 워드선에 접속되는 메모리 셀의 데이터는, 비트선에 판독되어 센스 앰프(23)에 의해 증폭된다. 판독 동작의 경우, 센스 앰프(23)에 의해 증폭된 데이터는, 활성화된 칼럼 선택선에 의해 선택되고, 리드 라이트 앰프(25) 및 데이터 입출력 버퍼(17)를 통해 반도체 기억 장치(10) 외부로 출력된다. 기록 동작의 경우, 반도체 기억 장치(10) 외부로부터 데이터 입출력 버퍼(17) 및 리드 라이트 앰프(25)를 통해 공급되는 기록 데이터가, 활성화 대상인 셀 배열(20)에 있어서, 활성화된 칼럼 선택선에 의해 선택되는 칼럼 어드레스의 센스 앰프(23)에 기록된다. 이 기록 데이터와 메모리 셀로부터 판독되어 재기록되어야 할 데이터가, 활성화된 워드선에 접속되는 메모리 셀에 기록된다.
도 1에 도시된 반도체 기억 장치(10)의 예에서는, 용장 제어를 워드선 단위로 실행하는 구성이 도시되어 있다. 이 용장 제어는 용장 제어부(21)에 의해 실행된다. 또한, 본 발명에 있어서 용장 제어의 단위는, 워드선을 치환하는 워드 어드레스 단위, 칼럼선을 치환하는 칼럼 어드레스 단위 또는 다른 용장 요소마다 치환하는 어드레스 단위이어도 좋다.
도 2는 반도체 기억 장치(10)의 용장 제어의 구성에 대해서 설명하기 위한 도면이다. 도 2에 도시된 구성은, 퓨즈 회로(30), 어드레스 비교부(31), 용장 판정 회로부(32), 프리 디코더(33), 실 워드 디코더(primary-word decoder)(34) 및 용장 워드 디코더(35)를 포함한다. 퓨즈 회로(30), 어드레스 비교부(31) 및 용장 판정 회로부(32)가 도 1의 용장 제어부(21)에 해당하고, 프리 디코더(33), 실 워드 디코더(34) 및 용장 워드 디코더(35)가 도 1의 워드 디코더(22)에 해당한다.
퓨즈 회로(30)에는 복수의 퓨즈가 설치되어 있고, 레이저 조사 등에 의해 퓨즈를 선택적으로 절단함으로써, 용장 대상의 어드레스를 지정할 수 있다. 즉, 반도체 기억 장치(10)의 동작 테스트 결과, 로우 어드레스(X)에 있는 메모리 셀에 결함이 발견된 경우, 퓨즈 회로(30)의 퓨즈를 선택적으로 절단함으로써, 퓨즈의 절단/비절단 상태에 따른 퓨즈 회로(30)의 출력 신호가 로우 어드레스(X)를 용장 어드레스로서 나타내게 한다.
또한, 퓨즈 회로(30)는, 용장 어드레스가 설정되어 퓨즈 회로(30)의 출력 신호가 유효한 용장 어드레스를 나타내고 있는 것을 나타내기 위해서, 용장 판정 신호를 출력하도록 구성되어 있다. 이 용장 판정 신호의 상태를 체크함으로써, 퓨즈 회로(30)가 출력하는 신호를 용장 어드레스로서 사용해야 할지의 여부를 판단할 수 있다.
어드레스 비교부(31)는, 퓨즈 회로(30)의 출력 신호가 나타내는 용장 어드레스와 반도체 기억 장치(10)에 외부로부터 공급된 어드레스 신호(ADD)가 나타내는 액세스 목적지 어드레스를 비교한다. 처리의 편의상, 어드레스 신호(ADD) 및 그 반전 신호(/ADD)가 어드레스 비교부(31)에 공급되어 있다. 어드레스 비교부(31)는 용장 어드레스와 액세스 목적지 어드레스와의 비트마다의 일치/불일치를 나타내는 신호를 출력한다.
용장 판정 회로부(32)는, 용장 판정 신호가 HIGH이고 또한 비트마다의 일치/불일치를 나타내는 신호가 전체 비트 일치를 나타내는 경우, 용장 지시 신호를 어서트한다. 이 용장 지시 신호의 어서트에 의해, 외부로부터 공급된 어드레스 신호(ADD)를 프리 디코드하는 프리 디코더(33)의 출력이 차단된다. 프리 디코더(33)로부터 프리 디코드 신호가 출력되지 않기 때문에, 실 워드 디코더(34)가 실 워드선을 선택하는 일은 없다.
또한, 용장 지시 신호의 어서트에 응답하여, 용장 워드 디코더(35)가 퓨즈 회로(30)에 대응하는 용장 워드선을 선택 활성화한다. 도시하지 않지만, 퓨즈 회로(30), 어드레스 비교부(31) 및 용장 판정 회로부(32)는 복수의 용장 워드선에 1대 1로 대응하여 복수 세트 설치되어 있어도 좋다. 어떤 하나의 퓨즈 회로(30)가 나타내는 용장 어드레스가, 외부로부터 지정된 액세스 목적지 어드레스와 일치하면, 이 퓨즈 회로(30)에 대응하는 용장 워드선이 선택되게 된다.
반도체 기억 장치(10)의 동작 테스트를 실행하는 단계에서는, 결함 어드레스는 미지이며, 퓨즈 회로(30)에는 용장 어드레스가 전혀 설정되어 있지 않다. 이 상태에서는, 퓨즈 회로(30)의 출력 신호는 무효이며, 용장 판정 신호는 무효를 나타내는 LOW로 되어 있다. 그러나, 반도체 기억 장치(10)의 동작 테스트에 있어서는, 용장 워드 디코더(35)에 용장 워드선을 선택하게 하여 용장 메모리 셀의 테스트를 행할 필요가 있다. 그래서, 반도체 기억 장치(10)의 동작 테스트 모드에 있어서는, 테스트 모드 설정 회로(13)(도 1 참조)가 강제 용장 신호를 출력하고 있고, 이 강제 용장 신호를 필요에 따라 HIGH로 설정하도록 구성된다. 강제 용장 신호가 HIGH 로 설정된 경우, 용장 판정 신호와의 논리합을 취하는 OR 회로(36)의 출력이 HIGH가 되고, 용장 판정 회로부(32)는 용장 판정 신호가 HIGH인 경우와 마찬가지로 동작한다. 즉, 용장 판정 회로부(32)는 어드레스 비교부(31)로부터의 비트마다의 일치/불일치를 나타내는 신호가 전체 비트 일치를 나타내는 경우, 용장 지시 신호를 어서트한다. 또한, 도 2에 도시된 구성은 일례로서, 용장 판정 신호와 강제 용장 신호를 조합하여 용장 처리를 유효하게 하는 구성은, 예컨대 어드레스 비교부(31) 내에 내장하도록 구성하여도 좋다.
또한, 본 실시예의 반도체 기억 장치(10)는, 테스트 모드 설정 회로(13)로부터 전환 신호를 출력하고, 외부로부터의 입력에 따라 이 전환 신호를 변화시킴으로써, 용장 제어부(21)에 있어서 용장 요소(이 예에서는 워드선)에 할당하는 용장 어드레스를 변경 가능하게 구성된다. 이하에, 이 구성에 대해서 설명한다.
도 3은 도 2의 어드레스 비교부의 구성의 제1 실시예를 도시한 도면이다. 도 3에 있어서, 도 2와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다. 도 3에는 퓨즈 회로(30), 용장 판정 회로부(32), 어드레스 지정 회로(41), 어드레스 지정 회로(42) 및 셀렉터(43)가 도시된다. 어드레스 지정 회로(41), 어드레스 지정 회로(42) 및 셀렉터(43)가 도 2의 어드레스 비교부(31)에 대응한다.
어드레스 지정 회로(41) 및 어드레스 지정 회로(42)는 내부의 결선 상태에 따라 각각 제1 어드레스 및 제2 어드레스를 지정하는 회로이다. 어드레스 지정 회로(41)는 제1 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제1 비트 패턴을 출력하고, 어드레스 지정 회로(42)는 제2 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제2 비트 패턴을 출력한다.
셀렉터(43)는 테스트 모드 설정 회로(13)로부터의 전환 신호(SW)에 따라 어드레스 지정 회로(41)의 출력과 어드레스 지정 회로(42)의 출력 중 어느 한쪽을 선택한다. 선택된 신호는 용장 판정 회로부(32)에 공급된다. 어드레스 지정 회로(41)가 선택된 경우에는, 용장 판정 회로부(32)에 제1 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제1 비트 패턴이 공급된다. 어드레스 지정 회로(42)가 선택된 경우에는, 용장 판정 회로부(32)에 제2 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제2 비트 패턴이 공급된다. 용장 판정 회로부(32)는, 공급된 비트 패턴이 전체 비트 일치를 나타내는 경우에, 그 출력인 용장 지시 신호를 어서트하여 용장 처리를 실행시킨다.
이와 같이 본 실시예에서는, 전환 신호(SW)에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하도록, 어드레스 지정 회로(41, 42) 및 셀렉터(43)를 설치한 구성으로 되어 있다. 이 때, 선택 대상의 어드레스는 상기 예와 같이 2개에 한정되지 않고, 3개 또는 그 이상 설치되어도 좋다. 이러한 구성에 있어서, 외부로부터의 입력에 따라 테스트 모드 설정 회로(13)에 의해 전환 신호(SW)를 변화시킴으로써, 용장 요소(소정의 용장 워드선)에 할당하는 용장 어드레스를 변경할 수 있다. 즉, 퓨즈 회로(30)에 대응하는 하나의 용장 워드선에 대해서 할당하는 용장 어드레스를 적절하게 변화시킬 수 있다. 따라서, 동작 테스트의 내용에 따라 최적의 용장 어드레스 할당을 실현할 수 있다.
또한, 도 3에서는, 셀렉터(43)는 어드레스 지정 회로(41, 42)의 출력단에 직접 접속되고, 어드레스 지정 회로(41)의 출력과 어드레스 지정 회로(42)의 출력 중 어느 하나를 선택하는 구성으로 되어 있다. 본 실시예는, 이 형태에 한정되지 않고, 예컨대 2개의 어드레스 지정 회로(41, 42)의 출력을 각각 입력으로 하는 2개의 용장 판정 회로부(32)를 설치하여, 이들 2개의 용장 판정 회로부(32)의 출력을 셀렉터(43)에 의해 선택하도록 하여도 좋다. 즉, 어드레스 지정 회로의 출력단의 바로 후단이 아니라, 용장 판정 회로부를 사이에 둔 후단에서, 어드레스 지정 회로(41)의 출력과 어드레스 지정 회로(42)의 출력 중 어느 하나를 선택하여도 좋다.
도 4는 어드레스 지정 회로(41, 42)의 구성의 일례를 도시한 도면이다. 도 4에 있어서, 비트 일치 판정 회로(51-0 내지 51-2)가 어드레스 지정 회로(41)에 대응하고, 비트 일치 판정 회로(52-0 내지 52-2)가 어드레스 지정 회로(42)에 대응한다. 도 4의 예에서는, 설명의 편의상, 용장 판정 대상의 어드레스가 3비트인 경우를 나타내고 있다.
퓨즈 회로(30)로부터의 출력은 용장 어드레스에 대응하는 3비트로서, 최하위 비트(제1 비트)가 비트 일치 판정 회로(51-0)에 입력되고, 제2 비트가 비트 일치 판정 회로(51-1)에 입력되며, 최상위 비트(제3 비트)가 비트 일치 판정 회로(51-2)에 공급된다. 또한, 마찬가지로, 최하위 비트(제1 비트)가 비트 일치 판정 회로(52-0)에 입력되고, 제2 비트가 비트 일치 판정 회로(52-1)에 입력되며, 최상위 비트(제3 비트)가 비트 일치 판정 회로(52-2)에 공급된다.
도 5는 비트 일치 판정 회로의 구성의 일례를 도시한 도면이다. 도 4에 도시된 각 비트 일치 판정 회로는 도 5에 도시된 구성을 갖는다.
도 5의 비트 일치 판정 회로는, PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성되는 트랜스퍼 게이트(55), PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성되는 트랜스퍼 게이트(56) 및 인버터(57)를 포함한다. 퓨즈 회로(30)로부터 공급되는 입력이 HIGH인 경우, A 입력의 신호가 출력 신호로서 선택된다. 또한, 퓨즈 회로(30)로부터 공급되는 입력이 LOW인 경우, B 입력의 신호가 출력 신호로서 선택된다. A 입력 및 B 입력이 입력 어드레스 신호의 소정의 비트 및 그 반전 비트에 대응한다.
예컨대, 도 4의 비트 일치 판정 회로(51-2)의 경우, A 입력이 A2z이고 B 입력이 A2x이다. 신호명 중 "A2"가 입력 로우 어드레스의 최상위 비트인 것을 나타내고, 신호명 말미의 "x"가 정논리, "z"가 부논리를 나타낸다. 즉, 어드레스 신호의 대응 비트의 정논리가 A 입력에 입력되고, 이 비트의 부논리가 B 입력에 입력된다.
퓨즈 회로(30)로부터의 입력 신호가 "0"이고 또한 입력 어드레스의 대응 비트(정논리)가 "0"이면, 출력은 "1"이 된다. 또한, 퓨즈 회로(30)로부터의 입력 신호가 "0"이고 또한 입력 어드레스의 대응 비트(정논리)가 "1"이면, 출력은 "0"이 된다. 퓨즈 회로(30)로부터의 입력 신호가 "1"이고 또한 입력 어드레스의 대응 비트(정논리)가 "0"이면, 출력은 "0"이 된다. 또한, 퓨즈 회로(30)로부터의 입력 신호가 "1"이고 또한 입력 어드레스의 대응 비트(정논리)가 "1"이면, 출력은 "1"이 된다. 이와 같이, 비트 일치 판정 회로의 출력은, 퓨즈 회로(30)로부터의 입력 비트와 어드레스 신호의 입력 비트와의 일치/불일치를 나타내는 신호로 되어 있다.
도 4에 도시된 비트 일치 판정 회로(51-0 내지 51-2)(또는 52-0 내지 52-2)에서는, 어드레스 신호의 입력 비트의 정논리와 부논리의 위치에 따라 어떤 어드레스값을 지정할 수 있다. 예컨대, 비트 일치 판정 회로(51-0 내지 51-2)의 경우, 모든 A 입력이 정논리이고, 또한 모든 B 입력이 부논리이다. 퓨즈 회로(30)의 출력이 디폴트로서, 예컨대 LOW라고 하면, 입력 어드레스(A2z 내지 A0z)가 "000"인 경우에만, 모든 비트 일치 판정 회로(51-0 내지 51-2)의 출력 비트가 "1"이 된다. 출력 "1"이 일치를 나타낸다고 하면, 비트 일치 판정 회로(51-0 내지 51-2)로 이루어지는 어드레스 지정 회로(41)는 어드레스 "000"을 지정하고 있다고 생각할 수 있다. 또한, 퓨즈 회로(30)의 출력이 디폴트로서, 예컨대 HIGH라고 하여도, 입력 어드레스(A2z 내지 A0z)가 "000"인 경우에만, 모든 비트 일치 판정 회로(51-0 내지 51-2)의 출력 비트가 "0"이 된다. 이 경우는 출력 "0"이 일치를 나타낸다고 하면, 비트 일치 판정 회로(51-0 내지 51-2)로 이루어지는 어드레스 지정 회로(41)는 어드레스 "000"을 지정하고 있다고 생각할 수 있다.
또한, 비트 일치 판정 회로(52-0 내지 52-2)의 경우, 비트 일치 판정 회로(52-0 및 52-1)에 대해서는 A 입력이 정논리이고 B 입력이 부논리이지만, 비트 일치 판정 회로(52-2)에 대해서는 A 입력이 부논리이고 B 입력이 정논리이다. 이 경우, 퓨즈 회로(30)의 출력이 디폴트로서, 예컨대 LOW라고 하면, 입력 어드레스(A2z 내지 A0z)가 "100"인 경우에만, 모든 비트 일치 판정 회로(52-0 내지 52-2)의 출력 비트가 "1"이 된다. 출력 "1"이 일치를 나타낸다고 하면, 비트 일치 판정 회로(52-0 내지 52-2)로 이루어지는 어드레스 지정 회로(42)는 어드레스 "100"을 지정하고 있다고 생각할 수 있다.
반도체 기억 장치(10)의 동작 테스트를 실행하는 단계에 있어서, 퓨즈 회로(30)가 어드레스 설정되어 있지 않은 초기 상태에 있기 때문에, 퓨즈 회로(30)의 출력은, 예컨대 전부 LOW(혹은 전부 HIGH)이다. 따라서, 비트 일치 판정 회로의 어드레스 신호의 입력 비트의 정논리와 부논리의 위치에 따라 원하는 어드레스를 지정할 수 있다.
도 4의 예에서는, 어드레스 지정 회로(41)는 어드레스값 "000"을 지정하고, 어드레스 지정 회로(42)는 어드레스값 "100"을 지정하고 있다. 따라서, 도 3에 있어서, 어드레스 지정 회로(41)가 선택된 경우에는, 용장 판정 회로부(32)에, 어드레스값 "000"과 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제1 비트 패턴이 공급된다. 어드레스 지정 회로(42)가 선택된 경우에는, 용장 판정 회로부(32)에, 어드레스값 "100"과 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제2 비트 패턴이 공급된다. 이와 같이 하여, 전환 신호(SW)의 전환에 의해, 용장 어드레스 "000"과 용장 어드레스 "100" 중 어느 하나를 선택하여 대응하는 용장 워드선에 할당할 수 있다.
도 6은 도 2의 어드레스 비교부의 구성의 제2 실시예를 도시한 도면이다. 도 6에 있어서, 도 2와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다. 도 6에는 퓨즈 회로(30), 용장 판정 회로부(32), 어드레스 지정·선택 회로(61) 및 설정 어드레스 래치 회로(62)가 도시된다. 어드레스 지정·선택 회로(61) 및 설정 어드레스 래치 회로(62)가 도 2의 어드레스 비교부(31)에 대응한다.
어드레스 지정·선택 회로(61)는 내부의 결선 상태에 따라 어드레스를 지정한다. 설정 어드레스 래치 회로(62)는, 예컨대 코어 제어 회로(12)로부터 공급되는 취입 펄스 신호(latch pulse signal)에 응답하여, 외부로부터 입력된 어드레스 비트 패턴을 저장한다. 어드레스 지정·선택 회로(61)는 어드레스 지정·선택 회로(61) 자신이 지정하는 지정 어드레스 또는 설정 어드레스 래치 회로(62)가 저장하는 어드레스 비트 패턴에 따른 제2 어드레스 중 어느 한쪽을 전환 신호(SW)에 따라 선택 출력하도록 구성된다.
이와 같이 본 실시예에서는, 전환 신호(SW)에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하도록, 어드레스 지정·선택 회로(61) 및 설정 어드레스 래치 회로(62)를 설치한 구성으로 되어 있다. 이러한 구성에 있어서, 외부로부터의 입력에 따라 테스트 모드 설정 회로(13)에 의해 전환 신호(SW)를 변화시킴으로써, 용장 요소(소정의 용장 워드선)에 할당하는 용장 어드레스를 변경할 수 있다. 즉, 퓨즈 회로(30)에 대응하는 하나의 용장 워드선에 대해서, 할당하는 용장 어드레스를 적절하게 변화시킬 수 있다. 따라서, 동작 테스트의 내용에 따라 최적의 용장 어드레스 할당을 실현할 수 있다.
도 7은 어드레스 지정·선택 회로(61) 및 설정 어드레스 래치 회로(62)의 구성의 일례를 도시한 도면이다. 도 7에 있어서, 비트 일치 판정·선택 회로(71-0 내지 71-2)가 어드레스 지정·선택 회로(61)에 대응하고, 래치 회로(72-0 내지 72-2)가 설정 어드레스 래치 회로(62)에 대응한다. 도 7의 예에서는, 설명의 편의상, 용장 판정 대상의 어드레스가 3비트인 경우를 나타내고 있다.
퓨즈 회로(30)로부터의 출력은 용장 어드레스에 대응하는 3비트로서, 최하위 비트(제1 비트)가 비트 일치 판정·선택 회로(71-0)에 입력되고, 제2 비트가 비트 일치 판정·선택 회로(71-1)에 입력되며, 최상위 비트(제3 비트)가 비트 일치 판정·선택 회로(71-2)에 공급된다. 래치 회로(72-0 내지 72-2)는 외부로부터 입력되는 어드레스 신호의 대응하는 비트(A0z 내지 A2z)를 취입 펄스 신호에 응답하여 취입한다.
도 8은 비트 일치 판정·선택 회로의 구성의 일례를 도시한 도면이다. 도 7에 도시된 각 비트 일치 판정·선택 회로는 도 8에 도시된 구성을 갖는다.
도 8의 비트 일치 판정·선택 회로는, PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성되는 트랜스퍼 게이트(75), PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성되는 트랜스퍼 게이트(76), 인버터(77), NOR 회로(78) 및 NOR 회로(79)를 포함한다. 트랜스퍼 게이트(75), 트랜스퍼 게이트(76) 및 인버터(77)로 이루어지는 부분의 동작은, 도 5의 트랜스퍼 게이트(55), 트랜스퍼 게이트(56) 및 인버터(57)로 이루어지는 부분의 동작과 동일하여 그 설명은 생략한다.
NOR 회로(78)의 한쪽 입력은 퓨즈 회로(30)의 출력의 대응하는 비트로서, 용장 어드레스가 설정되어 있지 않은 디폴트 상태에서는 LOW인 것으로 한다. NOR 회로(78)의 다른 한쪽 입력은 상기 제1 실시예의 경우와 동일한 전환 신호(SW)이다. 전환 신호(SW)가 LOW일 때, NOR 회로(78)의 출력은 HIGH가 된다. 이 때, 대응 래치 회로의 출력에 상관없이 NOR 회로(79)의 출력은 LOW가 되고, B 입력측이 선택되는 구성이 된다.
이 경우, 도 7에 도시된 비트 일치 판정·선택 회로(71-0 내지 71-2)에 있어서 모든 A 입력이 정논리이고 또한 모든 B 입력이 부논리이기 때문에, 입력 어드레스(A2z 내지 A0z)가 "000"인 경우에만, 모든 비트 일치 판정·선택 회로(71-0 내지 71-2)의 출력 비트가 "1"이 된다. 출력 "1"이 일치를 나타낸다고 하면, 비트 일치 판정·선택 회로(71-0 내지 71-2)로 이루어지는 어드레스 지정·선택 회로(61)는 어드레스 "000"을 지정하고 있다고 생각할 수 있다.
도 8로 되돌아가서 전환 신호(SW)가 HIGH일 때, NOR 회로(78)의 출력은 LOW가 된다. 이 때, 대응 래치 회로의 출력에 따라 NOR 회로(79)의 출력은 변화된다. 즉, 대응 래치 회로의 출력이 HIGH이면, NOR 회로(79)의 출력은 LOW가 되고, B 입력측이 선택되는 구성이 된다. 또한, 대응 래치 회로의 출력이 LOW이면, NOR 회로(79)의 출력은 HIGH가 되고, A 입력측이 선택되는 구성이 된다.
이 경우, 도 7에 도시된 비트 일치 판정·선택 회로(71-0 내지 71-2)에 있어서 대응 래치 회로로부터의 입력은 HIGH, HIGH 및 LOW이기 때문에, 입력 어드레스(A2z 내지 A0z)가 "100"인 경우에만, 모든 비트 일치 판정·선택 회로(71-0 내지 71-2)의 출력 비트가 "1"이 된다. 출력 "1"이 일치를 나타낸다고 하면, 비트 일치 판정·선택 회로(71-0 내지 71-2)로 이루어지는 어드레스 지정·선택 회로(61)는 어드레스 "100"을 지정하고 있다고 생각할 수 있다.
이와 같이 제2 실시예에서는, 어드레스 지정·선택 회로(61)에 있어서, 선택 회로[NOR 회로(78)]가 제1 어드레스 "000"을 선택하는 경우에, 제1 어드레스 "000"과 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 비트 패턴을 출력한다. 이 비트 패턴은, 입력 어드레스가 "000"이면 "111"이 된다. 또한, 선택 회로[NOR 회로(78)]가 제2 어드레스를 선택하는 경우에, 어드레스 비트 패턴 "LHH"[설정 어드레스 래치 회로(62)의 출력]의 각 비트의 값에 따라 상기 일치/불일치를 나타내는 비트 패턴의 대응하는 비트를 반전 또는 비반전시켜 출력한다. 상기 일치/불일치를 나타내는 비트 패턴은, 입력 어드레스가 "100"이면 "011"이 되고,어드레스 비트 패턴 "LHH"에 따라 제3 비트를 반전시킴으로써, 출력은 "111"이 된다. 즉, 이 경우, 용장 어드레스로서 "100"이 지정되게 된다.
도 9는 도 2의 어드레스 비교부의 구성의 제3 실시예를 도시한 도면이다. 도 9에 있어서, 도 2 및 도 6과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다. 도 9에는 퓨즈 회로(30), 용장 판정 회로부(32), 어드레스 지정·선택 회로(61) 및 테스트 디코더(81)가 도시된다. 어드레스 지정·선택 회로(61) 및 테스트 디코더(81)가 도 2의 어드레스 비교부(31)에 대응한다.
어드레스 지정·선택 회로(61)는 내부의 결선 상태에 따라 어드레스를 지정한다. 테스트 디코더(81)는, 테스트 모드 설정 회로(13)로부터 공급되는 모드 신호를 디코드함으로써, 외부로부터 입력된 신호에 따른 어드레스 비트 패턴을 출력한다. 어드레스 지정·선택 회로(61)는, 어드레스 지정·선택 회로(61) 자신이 지정하는 지정 어드레스 또는 테스트 디코더(81)가 출력하는 어드레스 비트 패턴에 따라 지정 어드레스의 값을 변경하여 얻어지는 어드레스 중 어느 한쪽을 전환 신호(SW)에 따라 선택한다.
이와 같이 본 실시예에서는, 전환 신호(SW)에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하도록, 어드레스 지정·선택 회로(61) 및 테스트 디코더(81)를 설치한 구성으로 되어 있다. 이러한 구성에 있어서, 외부로부터의 입력에 따라 테스트 모드 설정 회로(13)에 의해 전환 신호(SW)를 변화시킴으로써, 용장 요소(소정의 용장 워드선)에 할당하는 용장 어드레스를 변경할 수 있다. 즉, 퓨즈 회로(30)에 대응하는 하나의 용장 워드선에 대해서, 할당되는 용장 어드레스를 적절하게 변화시킬 수 있다. 따라서, 동작 테스트의 내용에 따라 최적의 용장 어드레스 할당을 실현할 수 있다.
도 10은 어드레스 지정·선택 회로(61) 및 테스트 디코더(81)의 구성의 일례를 도시한 도면이다. 도 10에 있어서, 도 7과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.
도 10에 있어서, 비트 일치 판정·선택 회로(71-0 내지 71-2)가 어드레스 지정·선택 회로(61)에 대응한다. 도 7의 예에서는, 설명의 편의상, 용장 판정 대상의 어드레스가 3비트인 경우를 나타내고 있다.
퓨즈 회로(30)로부터의 출력은 용장 어드레스에 대응하는 3비트로서, 최하위 비트(제1 비트)가 비트 일치 판정·선택 회로(71-0)에 입력되고, 제2 비트가 비트 일치 판정·선택 회로(71-1)에 입력되며, 최상위 비트(제3 비트)가 비트 일치 판정·선택 회로(71-2)에 공급된다. 테스트 디코더(81)는 외부로부터 입력되는 모드 신호에 대응하는 어드레스 비트 패턴을 출력한다.
도 10의 예에 있어서, 테스트 디코더(81)는 어드레스 최상위 비트로부터 최하위 비트까지 대응하여 "LHH"(즉 "100")의 어드레스 비트 패턴을 출력한다. 이 경우, 어드레스 지정·선택 회로(61)[비트 일치 판정·선택 회로(71-0 내지 71-2)]로의 입력은, 도 7에 도시된 전술한 제2 실시예의 경우와 동일하다. 따라서, 비트 일치 판정·선택 회로(71-2)에 의해 최상위 비트(A2)만이 반전되게 된다.
출력 어드레스 비트 패턴은 테스트 디코더(81)에 입력되는 모드 신호를 디코드함으로써 얻어진다. 예컨대 모드 신호 "00"이면 "HHL", "10"이면 "HLH", "01"이면 "LHH"의 출력 어드레스 비트 패턴을 얻을 수 있도록 테스트 디코더(81)를 구성하여도 좋다. 또한, 테스트 디코더(81) 대신에, 모드 신호에 따른 소정의 가산 처리를 실행하는 회로를 설치하는 구성으로 하여도 좋다. 그 경우, 예컨대 모드 신호 "00"이면 +1 가산, "10"이면 +2 가산, "01"이면 +4 가산 처리가 되도록 모드 신호와 가산 처리 내용을 대응시켜 두면 좋다.
이와 같이 제3 실시예에서는, 어드레스 지정·선택 회로(61)에 있어서, 선택 회로[NOR 회로(78)]가 제1 어드레스 "000"을 선택하는 경우에, 제1 어드레스 "000"과 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 비트 패턴을 출력한다. 이 비트 패턴은, 입력 어드레스가 "000"이면 "111"이 된다. 또한, 선택 회로[NOR 회로(78)]가 제2 어드레스를 선택하는 경우에, 어드레스 비트 패턴 "LHH"[설정 어드레스 래치 회로(62)의 출력]의 각 비트의 값에 따라 상기 일치/불일치를 나타내는 비트 패턴의 대응하는 비트를 반전 또는 비반전시켜 출력한다. 상기 일치/불일치를 나타내는 비트 패턴은, 입력 어드레스가 "100"이면 "011"이 되고, 어드레스 비트 패턴 "LHH"에 따라 제3 비트를 반전시킴으로써, 출력은 "111"이 된다. 즉, 이 경우, 용장 어드레스로서 "100"이 지정되게 된다.
도 11은 도 1의 반도체 기억 장치(10)를 사용한 경우의 동작 테스트의 처리의 흐름을 도시한 흐름도이다. 반도체 기억 장치(10)를 사용한 경우, 하나의 용장 요소(예컨대 워드선)에 대하여 복수의 용장 어드레스가 할당되기 때문에, 동작 테스트를 실행하는 쪽에서는, 이들 복수의 용장 어드레스가 동일한 용장 요소에 대응하는 것임을 인식해 둘 필요가 있다.
우선, 단계 S1에 있어서, 용장 라인에 어드레스(RA0)를 용장 어드레스로서 할당한다. 단계 S2에 있어서, 제1 동작 테스트를 실행하여 용장 어드레스(RA0)에 액세스함으로써, 이 용장 라인에 불량이 있는지 여부를 판정한다. 단계 S3에 있어서, 이 용장 라인에 어드레스(RA1)를 용장 어드레스로서 할당한다. 단계 S4에 있어서, 상기 제1 동작 테스트와는 상이한 제2 동작 테스트를 실행하여 용장 어드레스(RA1)에 액세스함으로써, 이 용장 라인에 불량이 있는지 여부를 판정한다.
단계 S5에 있어서, 용장 어드레스(RA0)에 대해서 얻어진 불량 셀 정보와 용장 어드레스(RA1)에 대해서 얻어진 불량 셀 정보와의 OR을 취한다. 즉, 어느 한쪽의 동작 테스트로 이 용장 라인에 불량이 있다고 판정된 경우에는, 이 용장 라인을 불량으로서 사용하지 않도록 한다. 이 용장 라인을 용장 처리용으로 사용할 수 있는 것은, 제1 동작 테스트에 있어서 용장 어드레스(RA0)에 불량이 검출되지 않고, 또한 제2 동작 테스트에 있어서 용장 어드레스(RA1)에 불량이 검출되지 않는 경우이다.
도 12는 본 발명에 따른 시스템의 구성의 일례를 도시한 도면이다. 도 12에 도시된 시스템은, 도 1의 반도체 기억 장치(기능 탑재 메모리)(10), 메모리(91), 메모리 컨트롤러(92) 및 CPU/MPU(93)를 포함한다. 반도체 기억 장치(10)의 동작 테스트에 있어서는, CPU(93)가 지정하는 어드레스가 어드레스 지정부[예컨대 도 3의 어드레스 지정 회로(41, 42)]가 선택하는 용장 어드레스와 일치하면 용장 요소를 선택한다. CPU(93)로부터의 지시에 따라 전환 신호(SW)(예컨대 도 3 참조)를 변화시킴으로써, 그 용장 요소에 할당되는 용장 어드레스를 변경할 수 있다.
도 13은 본 발명에 따른 시스템을 SIP로서 실현한 구성의 일례를 도시한 도면이다. 도 13의 SIP(System In Package)는, 반도체 기억 장치(기능 탑재 메모리)(10), 논리 회로(94), 플래시 메모리(95) 및 SRAM(96)을 포함한다. 도 14는 본 발명에 따른 시스템을 MCP로서 실현한 구성의 일례를 도시한 도면이다. 도 14의 MCP(Multi Chip Package)는 반도체 기억 장치(기능 탑재 메모리)(10), 플래시 메모리(97) 및 SRAM(98)을 포함한다. 본 발명의 실시예에 따른 반도체 기억 장치(10)는 이와 같이 여러 가지 형태에 있어서 사용하는 것이 가능하다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
10 : 반도체 기억 장치 11 : 커맨드 디코더
12 : 코어 제어 회로 13 : 테스트 모드 설정 회로
14 : 어드레스 입력 버퍼 15 : 리프레시 어드레스 카운터
16 : 어드레스 생성 유닛 17 : 데이터 입출력 버퍼
18 : 코어 회로 20 : 셀 배열
21 : 용장 제어부 22 : 워드 디코더
23 : 센스 앰프 24 : 칼럼 디코더
25 : 리드 라이트 앰프 30 : 퓨즈 회로
31 : 어드레스 비교부 32 : 용장 판정 회로부
33 : 프리 디코더 34 : 실 워드 디코더
35 : 용장 워드 디코더
12 : 코어 제어 회로 13 : 테스트 모드 설정 회로
14 : 어드레스 입력 버퍼 15 : 리프레시 어드레스 카운터
16 : 어드레스 생성 유닛 17 : 데이터 입출력 버퍼
18 : 코어 회로 20 : 셀 배열
21 : 용장 제어부 22 : 워드 디코더
23 : 센스 앰프 24 : 칼럼 디코더
25 : 리드 라이트 앰프 30 : 퓨즈 회로
31 : 어드레스 비교부 32 : 용장 판정 회로부
33 : 프리 디코더 34 : 실 워드 디코더
35 : 용장 워드 디코더
Claims (10)
- 메모리 셀 배열과,
용장 요소와,
전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 어드레스 지정부와,
외부로부터 입력되는 어드레스가 상기 어드레스 지정부가 선택하는 용장 어드레스와 일치하면 상기 용장 요소를 선택하는 디코더 회로와,
외부로부터의 입력에 따라 상기 전환 신호를 변화시킴으로써 상기 용장 요소에 할당되는 상기 용장 어드레스를 변경할 수 있도록 구성되는 테스트 모드 설정 회로
를 포함하는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 어드레스 지정부는,
제1 어드레스를 고정적으로 지정하는 제1 어드레스 지정 회로와,
제2 어드레스를 고정적으로 지정하는 제2 어드레스 지정 회로와,
상기 제1 어드레스 지정 회로의 출력과 상기 제2 어드레스 지정 회로의 출력 중 어느 한쪽을 상기 전환 신호에 따라 선택하는 선택 회로
를 포함하는 것을 특징으로 하는 반도체 기억 장치. - 제2항에 있어서,
상기 제1 어드레스 지정 회로는 상기 제1 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제1 비트 패턴을 출력하고, 상기 제2 어드레스 지정 회로는 상기 제2 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 제2 비트 패턴을 출력하는 것을 특징으로 하는 반도체 기억 장치. - 제3항에 있어서,
결함 어드레스를 비휘발로 저장하기 위한 기억 회로를 더 포함하고, 상기 제1 어드레스 지정 회로는 상기 기억 회로의 출력의 각 비트의 값에 따라 상기 제1 비트 패턴의 대응 비트를 반전 또는 비반전시키도록 구성되는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 어드레스 지정부는,
제1 어드레스를 지정하는 어드레스 지정 회로와,
외부로부터 입력된 어드레스 비트 패턴을 저장하는 레지스터와,
상기 제1 어드레스 또는 상기 레지스터가 저장하는 상기 어드레스 비트 패턴에 따른 제2 어드레스 중 어느 한쪽을 상기 전환 신호에 따라 선택하는 선택 회로
를 포함하는 것을 특징으로 하는 반도체 기억 장치. - 제5항에 있어서,
상기 어드레스 지정 회로는, 상기 선택 회로가 상기 제1 어드레스를 선택하는 경우에 상기 제1 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 비트 패턴을 출력하고, 상기 선택 회로가 상기 제2 어드레스를 선택하는 경우에 상기 어드레스 비트 패턴의 각 비트의 값에 따라 상기 일치/불일치를 나타내는 비트 패턴의 대응하는 비트를 반전 또는 비반전시켜 출력하도록 구성되는 것을 특징으로 하는 반도체 기억 장치. - 제6항에 있어서,
결함 어드레스를 비휘발로 저장하기 위한 기억 회로를 더 포함하고, 상기 어드레스 지정 회로는 상기 기억 회로의 출력의 각 비트의 값에 따라 상기 일치/불일치를 나타내는 비트 패턴의 대응 비트를 반전 또는 비반전시키도록 구성되는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 어드레스 지정부는,
제1 어드레스를 지정하는 어드레스 지정 회로와,
외부로부터 입력된 신호에 따른 어드레스 비트 패턴을 출력하는 패턴 지정 회로와,
상기 제1 어드레스 또는 상기 패턴 지정 회로가 출력하는 상기 어드레스 비트 패턴에 따라 상기 제1 어드레스의 값을 변경하여 얻어지는 제2 어드레스 중 어느 한쪽을 상기 전환 신호에 따라 선택하는 선택 회로
를 포함하는 것을 특징으로 하는 반도체 기억 장치. - 제8항에 있어서,
상기 어드레스 지정 회로는, 상기 선택 회로가 상기 제1 어드레스를 선택하는 경우에 상기 제1 어드레스와 외부로부터 입력되는 어드레스와의 비트마다의 일치/불일치를 나타내는 비트 패턴을 출력하고, 상기 선택 회로가 상기 제2 어드레스를 선택하는 경우에 상기 어드레스 비트 패턴의 각 비트의 값에 따라 상기 일치/불일치를 나타내는 비트 패턴의 대응하는 비트를 반전 또는 비반전시켜 출력하도록 구성되는 것을 특징으로 하는 반도체 기억 장치. - CPU와,
메모리를 포함하는 시스템으로서, 상기 메모리는,
메모리 셀 배열과,
용장 요소와,
전환 신호에 따라 복수의 어드레스로부터 하나의 어드레스를 용장 어드레스로서 선택하는 어드레스 지정부와,
상기 CPU가 지정하는 어드레스가 상기 어드레스 지정부가 선택하는 용장 어드레스와 일치하면, 상기 용장 요소를 선택하는 디코더 회로와,
상기 CPU로부터의 지시에 따라 상기 전환 신호를 변화시킴으로써 상기 용장 요소에 할당되는 상기 용장 어드레스를 변경할 수 있도록 구성되는 테스트 모드 설정 회로
를 포함하는 것을 특징으로 하는 시스템.
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