JPH06150689A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06150689A JPH06150689A JP4299419A JP29941992A JPH06150689A JP H06150689 A JPH06150689 A JP H06150689A JP 4299419 A JP4299419 A JP 4299419A JP 29941992 A JP29941992 A JP 29941992A JP H06150689 A JPH06150689 A JP H06150689A
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- Japan
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- circuit
- enable signal
- memory cell
- spare
- semiconductor memory
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Abstract
(57)【要約】
【目的】冗長機能を使用して救済した半導体メモリを救
済する前の状態に戻し、不良メモリセルの不良状態を解
析可能にすることにある。 【構成】予備メモリ選択回路を構成するために、チップ
選択入力信号ＣＳ反転によりテスト・イネーブル信号φ
を作成するＣＳ反転バッファ回路１０と、このテスト・
イネーブル信号φを用いるＮＯＲ回路１６Ｂを備えてリ
ダンダンシィー・イネーブル信号ＲＥを作成するプログ
ラム回路１１とを有する。このバッファ回路１０のチッ
プ選択入力信号ＣＳ反転に電源電圧Ｖｃｃより高い電位
を印加することにより、強制的にチップを動作状態にす
るとともに、冗長機能を使用していない状態に戻すよう
に、テスト・イネーブル信号φを発生させる。
済する前の状態に戻し、不良メモリセルの不良状態を解
析可能にすることにある。 【構成】予備メモリ選択回路を構成するために、チップ
選択入力信号ＣＳ反転によりテスト・イネーブル信号φ
を作成するＣＳ反転バッファ回路１０と、このテスト・
イネーブル信号φを用いるＮＯＲ回路１６Ｂを備えてリ
ダンダンシィー・イネーブル信号ＲＥを作成するプログ
ラム回路１１とを有する。このバッファ回路１０のチッ
プ選択入力信号ＣＳ反転に電源電圧Ｖｃｃより高い電位
を印加することにより、強制的にチップを動作状態にす
るとともに、冗長機能を使用していない状態に戻すよう
に、テスト・イネーブル信号φを発生させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に不良が生じたメモリセルを予備メモリセルに置き換え
て救済する冗長機能を備えた半導体メモリに関する。
に不良が生じたメモリセルを予備メモリセルに置き換え
て救済する冗長機能を備えた半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリは、メモリの容量の
増大および小型化の要求により、製造技術が厳しくな
り、歩留りも低下する方向へ向っている。そのため、半
導体メモリでは冗長機能を備えたメモリが通例となって
来ている。かかる冗長機能とは、正規メモリセルと予備
メモリセルを同一チップ上に形成しておき、製造中に正
規メモリセルに不良が生じたときに予備メモリセルに置
き換えて救済する機能である。この冗長機能を使用した
メモリをリダンダンシィー品と呼ぶ。
増大および小型化の要求により、製造技術が厳しくな
り、歩留りも低下する方向へ向っている。そのため、半
導体メモリでは冗長機能を備えたメモリが通例となって
来ている。かかる冗長機能とは、正規メモリセルと予備
メモリセルを同一チップ上に形成しておき、製造中に正
規メモリセルに不良が生じたときに予備メモリセルに置
き換えて救済する機能である。この冗長機能を使用した
メモリをリダンダンシィー品と呼ぶ。
【０００３】この冗長機能を備えた半導体メモリにおい
ては、正規メモリセルを予備メモリセルに置き換えるた
めに、予備メモリセルを選択する予備メモリセル選択回
路が必要である。しかも、この予備メモリセル選択回路
は不良メモリセルのアドレスをプログラムするためのヒ
ューズ素子等を備えたプログラム回路を具備している。
ては、正規メモリセルを予備メモリセルに置き換えるた
めに、予備メモリセルを選択する予備メモリセル選択回
路が必要である。しかも、この予備メモリセル選択回路
は不良メモリセルのアドレスをプログラムするためのヒ
ューズ素子等を備えたプログラム回路を具備している。
【０００４】図４は従来の一例を説明するための半導体
メモリにおける予備メモリセル選択回路図である。図４
に示すように、かかる予備メモリセル選択回路は、ヒュ
ーズ素子ＦとＮチャンネル型ＭＯＳトランジスタＱＮ
２，ＱＮ３およびＰチャンネル型ＭＯＳトランジスタＱ
Ｐ２と高抵抗ＲとＣＭＯＳインバータ１５Ｆとで構成さ
れ且つその出力にリダンダンシィー・イネーブル信号
（又は、予備デコーダ・イネーブル信号とも呼ぶ）ＲＥ
を供給するプログラム回路１１ａと、このプログラム回
路１１ａと同様のプログラム回路１１′とＣＭＯＳイン
バータ１５とプログラム回路１１′の出力およびＣＭＯ
Ｓインバータ１５を通して得られるインバート信号によ
り駆動されるトランスファーゲートで構成されたアドレ
ス信号スイッチ回路１２と、各スイッチ回路１２からの
アドレス信号１３およびＲＥを入力する予備デコーダ１
４とを有する。アドレス信号スイッチ１２が駆動されて
所望のアドレス信号１３が予備デコーダ１４に供給さ
れ、リダンダンシィー・イネーブル信号ＲＥもプログラ
ム回路１１ａから供給されると、予備デコーダ１４が選
択され、不良メモリ・セルを予備メモリ・セルへ置き換
える動作が行われる。
メモリにおける予備メモリセル選択回路図である。図４
に示すように、かかる予備メモリセル選択回路は、ヒュ
ーズ素子ＦとＮチャンネル型ＭＯＳトランジスタＱＮ
２，ＱＮ３およびＰチャンネル型ＭＯＳトランジスタＱ
Ｐ２と高抵抗ＲとＣＭＯＳインバータ１５Ｆとで構成さ
れ且つその出力にリダンダンシィー・イネーブル信号
（又は、予備デコーダ・イネーブル信号とも呼ぶ）ＲＥ
を供給するプログラム回路１１ａと、このプログラム回
路１１ａと同様のプログラム回路１１′とＣＭＯＳイン
バータ１５とプログラム回路１１′の出力およびＣＭＯ
Ｓインバータ１５を通して得られるインバート信号によ
り駆動されるトランスファーゲートで構成されたアドレ
ス信号スイッチ回路１２と、各スイッチ回路１２からの
アドレス信号１３およびＲＥを入力する予備デコーダ１
４とを有する。アドレス信号スイッチ１２が駆動されて
所望のアドレス信号１３が予備デコーダ１４に供給さ
れ、リダンダンシィー・イネーブル信号ＲＥもプログラ
ム回路１１ａから供給されると、予備デコーダ１４が選
択され、不良メモリ・セルを予備メモリ・セルへ置き換
える動作が行われる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、予備メモリセル選択回路によって必ず不良メ
モリセルが予備メモリセルに置き換わることになるが、
置き換え救済した不良メモリセルがどの様な不良であっ
たのか、あるいはかかる不良メモリ・セルが隣接メモリ
セルに悪影響を発生させ且つその不良に陥いらせた場合
の解析を行うことができないという欠点がある。
メモリは、予備メモリセル選択回路によって必ず不良メ
モリセルが予備メモリセルに置き換わることになるが、
置き換え救済した不良メモリセルがどの様な不良であっ
たのか、あるいはかかる不良メモリ・セルが隣接メモリ
セルに悪影響を発生させ且つその不良に陥いらせた場合
の解析を行うことができないという欠点がある。
【０００６】また、現在の半導体メモリはリダンダンシ
ィー品により救済して歩留り向上を計っているが、それ
以上の歩留り向上を計かる場合、置き換えた不良メモリ
・セルの不良メカニズムを解析し、それに対して改善を
行なわねばならないという欠点がある。
ィー品により救済して歩留り向上を計っているが、それ
以上の歩留り向上を計かる場合、置き換えた不良メモリ
・セルの不良メカニズムを解析し、それに対して改善を
行なわねばならないという欠点がある。
【０００７】本発明の目的は、置き換えた不良メモリセ
ルを置換する前の状態に戻して解析を可能にすることの
できる半導体メモリを提供することにある。
ルを置換する前の状態に戻して解析を可能にすることの
できる半導体メモリを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ
は、予備メモリセル選択回路を備えた半導体メモリにお
いて、テスト・イネーブル信号を作成するバッファ回路
と、前記テスト・イネーブル信号に基づいてリダンダン
シィー・イネーブル信号を作成するプログラム回路とを
有し、アドレス情報と共に前記リダンダンシィー・イネ
ーブル信号を予備デコーダに供給し、予備メモリセルを
選択するように構成される。
は、予備メモリセル選択回路を備えた半導体メモリにお
いて、テスト・イネーブル信号を作成するバッファ回路
と、前記テスト・イネーブル信号に基づいてリダンダン
シィー・イネーブル信号を作成するプログラム回路とを
有し、アドレス情報と共に前記リダンダンシィー・イネ
ーブル信号を予備デコーダに供給し、予備メモリセルを
選択するように構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を説明するための
半導体メモリにおける予備メモリセル選択回路図であ
る。図１に示すように、本実施例はテスト・イネーブル
信号φを作成するバッファ回路１０と、このテスト・イ
ネーブル信号φに基づきリダンダンシィー・イネーブル
信号ＲＥを作成するプログラム回路１１と、アドレス情
報１３を作成するためのプログラム回路１１′，アドレ
ス信号スイッチ回路１２およびＣＭＯＳインバータ１５
と、アドレス情報１３およびリダンダンシィー・イネー
ブル信号ＲＥにより予備メモリセルを選択する予備デコ
ーダ１４とを有する。本実施例が前述した図４の従来例
と比較して異なる点は、バッファ回路１０の兼用とプロ
グラム回路１１の構成にある。
半導体メモリにおける予備メモリセル選択回路図であ
る。図１に示すように、本実施例はテスト・イネーブル
信号φを作成するバッファ回路１０と、このテスト・イ
ネーブル信号φに基づきリダンダンシィー・イネーブル
信号ＲＥを作成するプログラム回路１１と、アドレス情
報１３を作成するためのプログラム回路１１′，アドレ
ス信号スイッチ回路１２およびＣＭＯＳインバータ１５
と、アドレス情報１３およびリダンダンシィー・イネー
ブル信号ＲＥにより予備メモリセルを選択する予備デコ
ーダ１４とを有する。本実施例が前述した図４の従来例
と比較して異なる点は、バッファ回路１０の兼用とプロ
グラム回路１１の構成にある。
【００１１】図２（ａ），（ｂ）はそれぞれ図１に示す
バッファ回路の構成図およびプログラム回路の構成図で
ある。図２（ａ）に示すように、ＣＳ反転バッファ回路
１０はＰチャンネル型ＭＯＳトランジスタＱＰ１および
Ｎチャンネル型ＭＯＳトランジスタＱＮ１と、ダイオー
ドＤ１，Ｄ２と、ＣＭＯＳインバータ１５Ａ〜１５Ｅ
と、ＮＯＲ回路１６Ａとから構成される。このＣＳ反転
バッファ回路１０はチップ選択入力信号ＣＳ反転を入力
し、内部チップ選択信号ＣＳ′反転およびテスト・イネ
ーブル信号φを出力する。このテスト・イネーブル信号
φはＣＳ反転信号が電源電圧Ｖｃｃよりも高い時に出力
変化する信号である。
バッファ回路の構成図およびプログラム回路の構成図で
ある。図２（ａ）に示すように、ＣＳ反転バッファ回路
１０はＰチャンネル型ＭＯＳトランジスタＱＰ１および
Ｎチャンネル型ＭＯＳトランジスタＱＮ１と、ダイオー
ドＤ１，Ｄ２と、ＣＭＯＳインバータ１５Ａ〜１５Ｅ
と、ＮＯＲ回路１６Ａとから構成される。このＣＳ反転
バッファ回路１０はチップ選択入力信号ＣＳ反転を入力
し、内部チップ選択信号ＣＳ′反転およびテスト・イネ
ーブル信号φを出力する。このテスト・イネーブル信号
φはＣＳ反転信号が電源電圧Ｖｃｃよりも高い時に出力
変化する信号である。
【００１２】次に、図２（ｂ）に示すように、プログラ
ム回路１１はＰチャンネル型ＭＯＳトランジスタＱＰ２
およひＮチャンネル型ＭＯＳトランジスタＱＮ２，ＱＮ
３と、高抵抗Ｒおよびヒューズ素子Ｆと、ＣＭＯＳイン
バータ１５Ｆと、ＮＯＲ回路１６Ｂとから構成される。
このプログラム回路１１は前述した図４の従来例におけ
るプログラム回路１１ａにＮＯＲ回路１６を付加し、Ｃ
Ｓ反転バッファ回路１０からのテスト・イネーブル信号
φとのＮＯＲ論理をとっている。これにより、リダンダ
ンシィー・イネーブル信号ＲＥが発生される。すなわ
ち、このφ信号はリダンダンシィー・イネーブル信号Ｒ
Ｅを発生するプログラム回路（予備デコーダ１４を使用
するか否かの判定信号を出す回路）１１を制御する。
ム回路１１はＰチャンネル型ＭＯＳトランジスタＱＰ２
およひＮチャンネル型ＭＯＳトランジスタＱＮ２，ＱＮ
３と、高抵抗Ｒおよびヒューズ素子Ｆと、ＣＭＯＳイン
バータ１５Ｆと、ＮＯＲ回路１６Ｂとから構成される。
このプログラム回路１１は前述した図４の従来例におけ
るプログラム回路１１ａにＮＯＲ回路１６を付加し、Ｃ
Ｓ反転バッファ回路１０からのテスト・イネーブル信号
φとのＮＯＲ論理をとっている。これにより、リダンダ
ンシィー・イネーブル信号ＲＥが発生される。すなわ
ち、このφ信号はリダンダンシィー・イネーブル信号Ｒ
Ｅを発生するプログラム回路（予備デコーダ１４を使用
するか否かの判定信号を出す回路）１１を制御する。
【００１３】次に、かかるＣＳ反転バッファ回路１０お
よびプログラム回路１１の動作について具体的に説明す
る。まず、ＣＳ反転バッファ回路１０に入力されるチッ
プ選択入力信号ＣＳ反転は、電源電圧Ｖｃｃよりもダイ
オードＤ１あるいはＤ２の２倍のＶＴ（ダイオードのス
レッショルド電圧）以上高く且つ（Ａ）点の電位レベル
が電源電圧ＶｃｃよりトランジスタＱＰ１のＶＴＰ（Ｑ
Ｐ１のスレッショルド電圧）を十分越える電圧が印加さ
れる。例えば、ダイオードＤ１，Ｄ２のＶＴが０．３
Ｖ、トランジスタＱＰ１のＶＴＰが０．７Ｖとすると、
ＣＳ反転信号の電位は、Ｖｃｃ＋２ＶＴ＋ＶＴＰ＝Ｖｃ
ｃ＋１．３Ｖ以上の電圧が印加される。
よびプログラム回路１１の動作について具体的に説明す
る。まず、ＣＳ反転バッファ回路１０に入力されるチッ
プ選択入力信号ＣＳ反転は、電源電圧Ｖｃｃよりもダイ
オードＤ１あるいはＤ２の２倍のＶＴ（ダイオードのス
レッショルド電圧）以上高く且つ（Ａ）点の電位レベル
が電源電圧ＶｃｃよりトランジスタＱＰ１のＶＴＰ（Ｑ
Ｐ１のスレッショルド電圧）を十分越える電圧が印加さ
れる。例えば、ダイオードＤ１，Ｄ２のＶＴが０．３
Ｖ、トランジスタＱＰ１のＶＴＰが０．７Ｖとすると、
ＣＳ反転信号の電位は、Ｖｃｃ＋２ＶＴ＋ＶＴＰ＝Ｖｃ
ｃ＋１．３Ｖ以上の電圧が印加される。
【００１４】従って、ＣＳ反転バッファ回路１０におけ
る（Ｂ）ポイントが“Ｈ”レベルとなるので、テスト・
イネーブル信号φは動作状態の“Ｈ”レベルとなる。こ
の信号φにより、バッファ回路１０の出力であるＣＳ′
反転信号は強制的に“Ｌ”レベルとなり、プログラム回
路１１の出力であるリダンダンシィー・イネーブル信号
ＲＥも“Ｌ”となる。
る（Ｂ）ポイントが“Ｈ”レベルとなるので、テスト・
イネーブル信号φは動作状態の“Ｈ”レベルとなる。こ
の信号φにより、バッファ回路１０の出力であるＣＳ′
反転信号は強制的に“Ｌ”レベルとなり、プログラム回
路１１の出力であるリダンダンシィー・イネーブル信号
ＲＥも“Ｌ”となる。
【００１５】かかる信号状態になることにより、チップ
は強制的に動作状態で且つ冗長機能を使用していない状
態に戻すことができ、不良メモリ・セルにリード／ライ
トのファンクション・テストを行う電気的不良解析を行
うことができる。
は強制的に動作状態で且つ冗長機能を使用していない状
態に戻すことができ、不良メモリ・セルにリード／ライ
トのファンクション・テストを行う電気的不良解析を行
うことができる。
【００１６】一方、ＣＳ反転バッファ回路１０のチップ
選択信号ＣＳ反転が通常の入力レベルを印加している場
合は、通常のリダンダンシィー品として機能する。例え
ば、ＴＴＬ（トランジスタ・トランジスタ・ロジック）
レベル又はＭＯＳレベルを印加している時は、テスト・
イネーブル信号φが常に“Ｌ”レベルになる。
選択信号ＣＳ反転が通常の入力レベルを印加している場
合は、通常のリダンダンシィー品として機能する。例え
ば、ＴＴＬ（トランジスタ・トランジスタ・ロジック）
レベル又はＭＯＳレベルを印加している時は、テスト・
イネーブル信号φが常に“Ｌ”レベルになる。
【００１７】図３は本発明の他の実施例を説明するため
の予備メモリセル選択回路を構成するＯＥ反転バッファ
回路である。図３に示すように、本実施例のＯＥバッフ
ァ反転回路１７は図１に示すバッファ回路１０として用
いられ、ＭＯＳトランジスタＱＰ１，ＱＮ１とダイオー
ドＤ３，Ｄ４とＣＭＯＳインバータ１５Ｇ，１５Ｈ〜１
５ＫとＮＯＲ回路１６Ｃ，１６Ｄとから構成される。前
述した一実施例では、ＣＳ反転バッファ回路１０の中で
テスト・イネーブル信号φを発生する回路を構成してい
たのに対し、本実施例はこの信号φをＯＥ反転バッファ
回路１７で作成している。尚、図３におけるＯＥ反転信
号は出力制御信号であり、ＯＥ′信号はかかるＯＥ反転
信号より作られる内部出力制御信号である。また、この
ＯＥ反転バッファ回路１７における回路動作は、図２
（ａ）のＣＳ反転バッファ回路１０と同様であるので、
その説明は省略する。
の予備メモリセル選択回路を構成するＯＥ反転バッファ
回路である。図３に示すように、本実施例のＯＥバッフ
ァ反転回路１７は図１に示すバッファ回路１０として用
いられ、ＭＯＳトランジスタＱＰ１，ＱＮ１とダイオー
ドＤ３，Ｄ４とＣＭＯＳインバータ１５Ｇ，１５Ｈ〜１
５ＫとＮＯＲ回路１６Ｃ，１６Ｄとから構成される。前
述した一実施例では、ＣＳ反転バッファ回路１０の中で
テスト・イネーブル信号φを発生する回路を構成してい
たのに対し、本実施例はこの信号φをＯＥ反転バッファ
回路１７で作成している。尚、図３におけるＯＥ反転信
号は出力制御信号であり、ＯＥ′信号はかかるＯＥ反転
信号より作られる内部出力制御信号である。また、この
ＯＥ反転バッファ回路１７における回路動作は、図２
（ａ）のＣＳ反転バッファ回路１０と同様であるので、
その説明は省略する。
【００１８】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、任意の端子に電源電圧よりも高い電圧を印加す
ることにより、リダンダンシィー品を救済前の状態に容
易に戻すことができ、不良メモリセルを電気的に解析す
ることができるという効果がある。
モリは、任意の端子に電源電圧よりも高い電圧を印加す
ることにより、リダンダンシィー品を救済前の状態に容
易に戻すことができ、不良メモリセルを電気的に解析す
ることができるという効果がある。
【図１】本発明の一実施例を説明するための半導体メモ
リにおける予備メモリセル選択回路図である。
リにおける予備メモリセル選択回路図である。
【図２】図１に示すバッファ回路およびプログラム回路
の構成図である。
の構成図である。
【図３】本発明の他の実施例を説明するための予備メモ
リセル選択回路を構成するＯＥ反転バッファ回路図であ
る。
リセル選択回路を構成するＯＥ反転バッファ回路図であ
る。
【図４】従来の一例を説明するための半導体メモリにお
ける予備メモリセル選択回路図である。
ける予備メモリセル選択回路図である。
１０，１７ バッファ回路 １１，１１′ プログラム回路 １２ アドレス信号スイッチ回路 １４ 予備デコーダ １５Ａ〜１５Ｆ ＣＭＯＳインバータ １６Ａ，１６Ｂ ＮＯＲ回路 ＲＥ リダンダンシィー・イネーブル信号 φ テスト・イネーブル信号 ＱＰ１，ＱＰ２ Ｐチャンネル型ＭＯＳトランジスタ ＱＮ１〜ＱＮ３ Ｎチャンネル型ＭＯＳトランジスタ Ｆ ヒューズ素子
Claims (2)
- 【請求項１】 予備メモリセル選択回路を備えた半導体
メモリにおいて、テスト・イネーブル信号を作成するバ
ッファ回路と、前記テスト・イネーブル信号に基づいて
リダンダンシィー・イネーブル信号を作成するプログラ
ム回路とを有し、アドレス情報と共に前記リダンダンシ
ィー・イネーブル信号を予備デコーダに供給し、予備メ
モリセルを選択することを特徴とする半導体メモリ。 - 【請求項２】 前記予備メモリセルを使用して不良メモ
リセルを救済した前記半導体メモリにおいて、アドレス
端子，入出力端子，ライト・イネーブル端子以外の任意
の端子に電源電圧より高い電圧を印加することにより、
前記予備メモリセルを使用する前の状態に戻す請求項１
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299419A JPH06150689A (ja) | 1992-11-10 | 1992-11-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299419A JPH06150689A (ja) | 1992-11-10 | 1992-11-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150689A true JPH06150689A (ja) | 1994-05-31 |
Family
ID=17872320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299419A Pending JPH06150689A (ja) | 1992-11-10 | 1992-11-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150689A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111785A (en) * | 1998-08-25 | 2000-08-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device capable of decreasing layout area for writing defective address |
| EP1100016A2 (de) * | 1999-11-11 | 2001-05-16 | Infineon Technologies AG | Speichereinrichtung mit Ersatz-Speicherzellen |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
| WO2009008078A1 (ja) * | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
-
1992
- 1992-11-10 JP JP4299419A patent/JPH06150689A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111785A (en) * | 1998-08-25 | 2000-08-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device capable of decreasing layout area for writing defective address |
| EP1100016A2 (de) * | 1999-11-11 | 2001-05-16 | Infineon Technologies AG | Speichereinrichtung mit Ersatz-Speicherzellen |
| EP1100016A3 (de) * | 1999-11-11 | 2002-06-05 | Infineon Technologies AG | Speichereinrichtung mit Ersatz-Speicherzellen |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
| WO2009008078A1 (ja) * | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
| JPWO2009008078A1 (ja) * | 2007-07-11 | 2010-09-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置及びシステム |
| US7933159B2 (en) | 2007-07-11 | 2011-04-26 | Fujitsu Semiconductor Limited | Semiconductor memory device and system with redundant element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |