JPH07288078A - ヒューズ焼切をエミュレート可能なヒューズ回路 - Google Patents

ヒューズ焼切をエミュレート可能なヒューズ回路

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JPH07288078A
JPH07288078A JP7072706A JP7270695A JPH07288078A JP H07288078 A JPH07288078 A JP H07288078A JP 7072706 A JP7072706 A JP 7072706A JP 7270695 A JP7270695 A JP 7270695A JP H07288078 A JPH07288078 A JP H07288078A
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JP
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fuse
transistor
signal
inverter
terminal
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JP7072706A
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English (en)
Inventor
C Mcclure David
シー． マククルーア デイビッド
William C Slemmer
シー． スレマー ウイリアム
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Abstract

(57)【要約】 【目的】 ヒューズを永久的に焼切することなしにヒュ
ーズの焼切効果を一時的にエミュレートすることが可能
な技術を提供する。 【構成】 非破壊的ヒューズ回路は、例えばインバータ
等の制御論理手段へ接続されたヒューズを有しており、
該制御論理手段はテスト信号により制御される。ヒュー
ズを焼切するか又は焼切しないかのエミュレーションは
テスト信号の論理レベルにより達成される。従って、ヒ
ューズを電源へ接続する代わりに、ヒューズはテスト信
号により制御される制御論理手段へ接続される。従っ
て、制御論理手段を介してヒューズの焼切すること又は
焼切しないことをエミュレートすることによりレーザ修
復を行う前に冗長要素の非破壊的イネーブル及びテスト
動作を行うことが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置技
術に関するものであって、更に詳細にはプログラミング
即ち書込手段としてヒューズ回路を有する集積回路装置
及びヒューズの焼切をエミュレートする方法に関するも
のである。
【０００２】
【従来の技術】メモリ及びマイクロプロセサ等を包含す
る多種類の集積回路装置がヒューズプログラミング（書
込）回路を使用している。例えば、集積回路メモリはア
ドレス可能要素を有しており、それらのアドレス可能要
素は、何等かの形で欠陥性である場合には、欠陥のない
冗長要素によって置換させねばならない。集積回路のア
ドレス可能要素及び冗長要素は、例えば粒子汚染、ビッ
ト欠陥、ロックされた行及びロックされた列等の従来公
知の多数の理由によって欠陥性である場合がある。集積
回路メモリは、例えば、例えば行及び列等の複数個のア
ドレス可能要素を有しており、且つ冗長要素自身欠陥が
ない場合には、欠陥性のアドレス可能要素と置換すべく
使用することの可能な複数個の冗長要素を有している。
従って、典型的に、レーザ修復を行う前に、冗長要素が
欠陥のないものであり従って欠陥性のアドレス可能要素
と置換させるのに適したものであることを確かめるため
に、冗長要素をイネーブル、即ち動作可能状態とさせ、
テストを行うことが望ましい。レーザ修復を行う前に冗
長要素がイネーブル即ち動作可能状態とされ、従って、
各冗長要素が欠陥のないものであり、従って欠陥性の行
及び列を置換するのに適したものであるか否かを決定す
ることが可能である。
【０００３】集積回路の冗長要素をイネーブル即ち動作
可能状態とさせるために使用される回路は、通常、冗長
要素がイネーブルされるか否かを制御するヒューズ回路
を有している。典型的なヒューズ回路を図１ａ及び１ｂ
に示しており、これらの回路は、しばしば、冗長要素の
マスタイネーブル制御を与えるために使用される。図１
ａのヒューズ回路１０を参照すると、ヒューズ１２が不
変のままであると、ＯＵＴ（出力）信号１８は、インバ
ータ１６及び１７を通過した後に、高論理レベルとな
り、一方ヒューズ１２が焼切されている場合には、ＯＵ
Ｔ信号１８は、接合リーク及びＶｓｓ即ち接地へのトラ
ンジスタの導通のために、低論理レベルである。ＯＵＴ
信号１８が冗長要素１９へ供給され、冗長要素１９は、
ヒューズ１２が焼切され且つＯＵＴ信号１８が低論理レ
ベルである場合にイネーブルされる。同様に、図１ｂの
ヒューズ回路２０を参照すると、ヒューズ２２が不変の
ままであると、ＯＵＴ信号２８は、インバータ２６及び
２７を通過した後に低論理レベルとなり、一方、ヒュー
ズ２２が焼切されている場合には、接合リーク及びトラ
ンジスタのＶｃｃへの導通のために高論理レベルであ
る。ＯＵＴ信号２８が冗長要素２９へ供給され、且つ冗
長要素２９がイネーブルされるか否かを決定する。ヒュ
ーズ２２が焼切されている場合には、ＯＵＴ信号２８は
高論理レベルであり且つ冗長要素２９がイネーブルされ
る。
【０００４】レーザ修復を行う前に冗長要素が欠陥性で
あるか否かを決定するために、一時的に冗長要素をイネ
ーブルさせ且つテストするために図１ａ及び１ｂに示し
たものと同様のヒューズ回路を使用することが望まし
い。欠陥性であることが判明した冗長要素はレーザ修復
期間中にその旨の記録がなされ且つその後にバイパスさ
れ且つ欠陥性のアドレス可能要素を置換するために使用
されることはない。例えば、欠陥性のアドレス可能要素
は２個の冗長要素、即ち冗長要素Ｘ及び冗長要素Ｙによ
って置換させることが可能であり、これら２つの冗長要
素のうちのいずれか１つを欠陥性のアドレス可能要素と
置換するために使用することが可能である。上述したヒ
ューズ回路を使用して、レーザ修復を行う前に冗長要素
Ｘが欠陥性であることを決定することが望ましい。この
情報はレーザ修復期間中に記録され、従って欠陥性のア
ドレス可能要素は、欠陥性の冗長要素Ｘではなく冗長要
素Ｙで置換される。
【０００５】図１ａ及び１ｂの回路は、図２に示した如
く、論理ゲートを制御するため、又は図３に示した如
く、マルチプレクス即ち多重化制御を与えるために使用
することが可能である。図２を参照すると、デコーダ回
路３０が、図１ｂのヒューズ回路２０に類似したヒュー
ズ回路３１を使用しており、そのヒューズ回路３１は、
パスゲート４８及び５０を制御するために、ヒューズ３
２と、トランジスタ３４と、インバータ３６及び３８と
を有している。ヒューズ回路３１は信号４０を発生し、
信号４０は図示した如くパスゲート４８及び５０を制御
する。信号４０は、パスゲート４８及び５０の夫々のＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
を制御する。信号４７は信号４０の反転したものであり
且つインバータ４６を介して通過した後に発生され、信
号４７はパスゲート４８及び５０の夫々のＮチャンネル
トランジスタ及びＰチャンネルトランジスタを制御す
る。ヒューズ回路３１により決定されて、パスゲート４
８及び５０によりアドレスｉ′が発生される。ヒューズ
３２が焼切されている場合には、アドレスｉ信号４２は
パスゲート５０を介して通過され、その場合には反転さ
れることなしに、アドレスｉ′信号５２として供給され
る。ヒューズ３２が不変のままである場合には、アドレ
スｉ信号４２はパスゲート４８を介して通過され、その
場合には反転されてアドレスｉ′信号５２として供給さ
れる。これまで説明した回路は図２の点線で囲んだ回路
５７によって表わされている。回路５７はアドレスｉ信
号４２に介して論理演算を行うに過ぎず、従ってアドレ
スｊ′信号５４及びアドレスｋ′信号５６を発生させる
ためには、アドレスｊ、アドレスｋ等の各信号に対して
夫々回路５７と同じ回路を設ける必要がある。
【０００６】アドレスｉ′信号５２、アドレスｊ′信号
５４、アドレスｋ′信号５６は図示した如くＮＡＮＤゲ
ート６８への入力信号である。マスタヒューズ５８と、
トランジスタ６０と、インバータ６２及び６４とを有す
るヒューズ回路６５は、ＮＡＮＤゲート６８をイネーブ
ル又はディスエーブル、即ち動作可能状態又は動作不能
状態とさせるために使用される。マスタヒューズ５８が
焼切されている場合には、ＮＡＮＤゲート６８がイネー
ブルされ且つプログラムされているアドレスｉ、アドレ
スｊ、アドレスｋ、等のアドレスシーケンスの関数とし
て冗長選択信号７０を発生する。冗長選択信号７０は、
例えばプログラムされたアドレスシーケンスによって定
義されるワードライン等の、与えられた冗長要素７２へ
供給される。然しながら、マスタヒューズ５８が焼切さ
れていない場合には、ＮＡＮＤゲート６８はイネーブル
されることはなく且つ冗長選択信号７０は高論理レベル
へロックされたままである。
【０００７】図３を参照すると、マルチプレクス（多重
化）回路８０はヒューズ回路８２を有しており、このヒ
ューズ回路８２は図１ａのヒューズ回路１０と類似して
いる。ヒューズ回路８２は冗長要素１０６のイネーブル
状態を制御し且つヒューズ８４と、トランジスタ８６
と、インバータ８８及び９０とから構成されている。ア
ドレス信号９１ａ乃至９１ｈはパスゲート９２ａ乃至９
２ｈの夫々の入力信号であり且つ真及び補元信号とする
ことが可能である。例えば、アドレス信号９１ａ及び９
１ｂは互いに相補的なものとすることが可能である。パ
スゲート９２ａ及び９２ｂの出力信号は、夫々、ヒュー
ズ９３ａ及び９３ｂを介して通過し、その後に結合され
て信号９４を形成する。パスゲート９２ｃ及び９２ｄの
出力信号はヒューズ９３ｃ及び９３ｄを介して通過しそ
の後に結合されて信号９６を形成する。パスゲート９２
ｅ及び９２ｆの出力信号はヒューズ９３ｅ及び９３ｆを
介して通過しその後に結合されて信号９８を形成する。
又、パスゲート９２ｇ及び９２ｈの出力信号はヒューズ
９３ｇ及び９３ｈを介して通過し、その後に結合されて
信号１００を形成する。信号９４，９６，９８，１００
はＮＡＮＤゲート１０２への入力信号である。
【０００８】ヒューズ回路８２はパスゲート９２を制御
し、パスゲート９２は冗長要素選択信号１０４の発生を
制御する。従って、ヒューズ回路８２はマルチプレクス
回路８０がイネーブル即ち動作可能状態とされるか否か
を制御する。ヒューズ回路８２のヒューズ８４が焼切さ
れている場合には、パスゲート９２がイネーブルされ、
各ＮＡＮＤゲート入力信号９４，９６，９８又は１００
と関連する２つのヒューズ９３のうちの一方が焼切さ
れ、且つＮチャンネルトランジスタ９５がターンオフし
且つどのヒューズ９３が焼切されたかに依存して、真又
は相補的アドレス信号９１のうちのいずれかがＮＡＮＤ
ゲート１０２へ伝播し究極的に冗長要素選択信号１０４
を発生することを可能とする。然しながら、ヒューズ８
４が焼切されておらず不変のままである場合には、パス
ゲート９２はイネーブルされることはなく、従ってアド
レス信号９１を通過させることはない。Ｎチャンネルト
ランジスタ９５はＮＡＮＤゲート１０２の入力信号９
４，９６，９８又は１００を所定の論理状態とさせ、従
ってそれはフロートすることはない。その結果、冗長要
素選択信号１０４は発生されることはなく冗長要素１０
６はイネーブルされることはない。
【０００９】図２及び３は、冗長要素のマスタイネーブ
ル動作制御を与えるために従来のヒューズ回路３１，６
５及び８２をどのように使用することが可能であるかを
示している。欠陥性の行及び／又は列を置換させるため
に欠陥性のない冗長要素のみが使用されることを確保す
るために、レーザ修復を行う前に冗長要素をイネーブル
させることが望ましい。然しながら、図１ａ，１ｂ，２
及び３のヒューズ回路１０，２０，３１，６５，８２
は、冗長要素のイネーブル及び／又はテスト動作が永久
的な態様で実施されることを必要とし、従って実際にヒ
ューズが焼切されることを必要とする。このような処理
は可逆的なものではない。換言すると、冗長要素のマス
タイネーブル動作制御を与えるために、第一又は第二電
源Ｖｃｃ又はＶｓｓへ接続されているヒューズが焼切さ
れるか又は焼切されないものでなければならない。
【００１０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、永久的にヒューズを焼切することなしに、
ヒューズの焼切効果を一時的にエミュレートすることの
可能な技術を提供することを目的とする。本発明の別の
目的とするところは、ヒューズの焼切をエミュレートす
ることの可能なヒューズ回路及びヒューズの焼切をエミ
ュレートする方法を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、一時的
な態様でヒューズの焼切をエミュレートするヒューズ回
路及び方法が提供される。本発明の一実施例において
は、ヒューズの焼切をエミュレートする非破壊的ヒュー
ズ回路を使用することによってレーザ修復を行う前に集
積回路の冗長要素をイネーブル及び／又はテストするこ
とが可能である。集積回路は複数個のアドレス可能要素
及び複数個の冗長要素を有しており、該冗長要素は欠陥
性のアドレス可能要素を置換するために使用することが
可能である。各冗長要素はそれと関連して非破壊的ヒュ
ーズ回路を有しており、該非破壊的ヒューズ回路は、そ
の中に含まれるヒューズの焼切をエミュレートすること
によってレーザ修復を行う前に冗長要素をイネーブル及
び／又はテストするために使用することが可能である。
該非破壊的ヒューズ回路は、例えばインバータ等の制御
論理手段へ接続したヒューズを有しており、該制御論理
手段はテスト信号によって制御される。該ヒューズを焼
切するか又は焼切しないことのエミュレーションは該テ
スト信号の論理レベルによって達成される。従って、該
ヒューズを電源へ接続するのではなく、該ヒューズはテ
スト信号によって制御される制御論理手段へ接続され
る。従って、該制御論理手段を介して該ヒューズの焼切
すること又は焼切しないことをエミュレートすることに
よって、レーザ修復を行う前に冗長要素の非破壊的イネ
ーブル動作及びテスト動作を実施することが可能であ
る。その後に、該ヒューズは所望により永久的に焼切さ
せることが可能である。
【００１２】
【実施例】本発明は、ヒューズを永久的に焼切すること
なしにヒューズの焼切効果をエミュレートすることが可
能であり、且つ集積回路メモリ及びマイクロプロセサを
包含するヒューズ回路を使用する多種類の装置において
使用することが可能である。例えば、本発明は、集積回
路メモリ装置の一時的なイネーブル動作及び冗長要素の
テスト動作を与える。本発明は、例えば集積回路メモリ
装置又はマイクロプロセサ等の冗長要素をイネーブルさ
せ且つテストするためのプログラミング手段としてヒュ
ーズ回路を使用する任意の集積回路装置において使用す
ることが可能である。一般的に言えば、本発明は、当該
技術分野において現在使用されているヒューズ回路のヒ
ューズの焼切をエミュレートするものである。図４ａ及
び４ｂに示したヒューズ回路は、どのようにしてヒュー
ズの焼切を非破壊的にエミュレートすることが可能であ
るかを示している。
【００１３】図４ａを参照すると、非破壊的ヒューズ回
路１２０が示されている。破壊的ヒューズ焼切手段は、
実際にヒューズを焼切し、それにより永久的なプログラ
ミング即ち書込状態を与える。一方、非破壊的ヒューズ
焼切はヒューズの焼切をエミュレートするものであり一
時的プログラミング手順である。非破壊的ヒューズ回路
１２０は冗長要素１３６と関連しており、且つ冗長要素
１３６が欠陥性であるか否かを決定するために冗長要素
１３６を一時的にイネーブル即ち動作可能状態となるこ
とを可能とする。従って、例えば行及び列等の複数個の
アドレス可能要素と複数個の冗長要素とを具備する本発
明に基づく集積回路メモリ装置は、複数個の非破壊的ヒ
ューズ回路１２０を有しており、その場合に非破壊的ヒ
ューズ回路１２０は冗長要素１３６と関連している。
【００１４】非破壊的ヒューズ回路１２０は、ＴＳＴテ
スト信号１２２と、インバータ１２４と、ヒューズ１２
６と、接地電位Ｖｓｓへ接続したＮＭＯＳトランジスタ
１２８と、インバータ１３０及び１３２と、ＯＵＴ信号
１３４とを有している。従来技術において説明したよう
にヒューズ１２６を電源Ｖｃｃへ接続させる代わりに、
ヒューズ１２６は、本実施例においては、インバータ１
２４によって表わされる制御論理手段へ接続させる。イ
ンバータ１２４の他に、制御論理手段は、例えば当該技
術分野において公知のＮＡＮＤゲート等の任意の論理ゲ
ートとすることが可能である。インバータ１２４はＴＳ
Ｔテスト信号１２２によって制御され、且つＴＳＴテス
ト信号１２２の論理レベルはテストモードに入ったか否
かを表わす。従って、ＴＳＴテスト信号１２２は、しば
しば、何等かのテストモード動作の派生信号とすること
が可能である。
【００１５】ヒューズ１２６の焼切をエミュレートする
ために、ＴＳＴテスト信号１２２は高論理レベルとされ
る。ＴＳＴテスト信号１２２はインバータ１３０及び１
３２を介して伝播し、且つＯＵＴ信号１３４は低論理レ
ベルであり、それは、ヒューズ１２６が焼切されている
場合には、ＯＵＴ信号１３４に対するものと同一の論理
レベルである。ＯＵＴ信号１３４が冗長要素１３６へ供
給され冗長要素１３６をイネーブル即ち動作可能状態と
させる。このようにして、例えばヒューズを焼切する等
の破壊的手段を使用することなしに、冗長要素１３６を
イネーブルさせ且つテストすることが可能である。
【００１６】通常の動作期間中には、ＴＳＴテスト信号
１２２は単に低論理レベルに維持され、且つヒューズ１
２６は焼切させても焼切させなくても良い。インバータ
１２４は、この通常動作期間中において、ＴＳＴテスト
信号１２２が低論理レベルである場合に、ヒューズ１２
６と、インバータ１２４及びトランジスタ１２８との間
に競合が存在する場合には、ヒューズ１２６及びインバ
ータ１２４が容易にトランジスタ１２８に打勝つことが
可能であるように寸法構成すべきである。
【００１７】図４ｂを参照すると、非破壊的ヒューズ回
路１４０が示されている。この非破壊的ヒューズ回路１
４０は非破壊的ヒューズ回路１２０に類似しているが、
ＯＵＴ信号の極性が反対の極性であることが必要とされ
る場合に使用される。非破壊的ヒューズ回路１４０は、
ＴＳＴテスト信号１４２と、インバータ１４４と、ヒュ
ーズ１４６と、Ｖｃｃへ接続しているＰＭＯＳトランジ
スタ１４８と、インバータ１５０及び１５２と、ＯＵＴ
信号１５４とを有している。インバータ１４４はＴＳＴ
テスト信号１４２によって制御され、且つＴＳＴテスト
信号１４２の論理レベルはテストモードに入ったか否か
を表わしている。従って、ＴＳＴテスト信号１４２は、
しばしば、何等かのテストモード動作の派生信号とする
ことが可能である。
【００１８】ヒューズ１４６の焼切をエミュレートする
ためには、ＴＳＴテスト信号１４２が低論理レベルとさ
れる。ＴＳＴテスト信号１４２はインバータ１５０及び
１５２を介して伝播し、且つＯＵＴ信号１５４は高論理
レベルであり、それはヒューズ１４６が焼切されている
場合のＯＵＴ信号１５４に対する論理レベルと同一であ
る。ＯＵＴ信号１５４は冗長要素１５６へ供給され且つ
冗長要素１５６をイネーブル即ち動作可能状態とさせ
る。このようにして、例えばヒューズを焼切する等の破
壊的手段を使用することなしに、冗長要素１５６をイネ
ーブルさせ且つテストさせることが可能である。
【００１９】通常動作期間中、ＴＳＴテスト信号１４２
は単に高論理レベルに維持され且つヒューズ１４６は焼
切しても焼切させなくても良い。インバータ１４４は、
ＴＳＴテスト信号１４２が高論理レベルにある場合に、
ヒューズ１４６と、インバータ１４４と、トランジスタ
１４８との間に競合が存在する場合に、ヒューズ１４６
及びインバータ１４４が容易にトランジスタ１４８に打
勝つことが可能であるように寸法構成すべきである。
【００２０】図４ａ及び４ｂの夫々の非破壊的ヒューズ
回路１２０及び１４０は、ヒューズを破壊的に焼切する
ことなしに、集積回路装置のレーザ修復を行う前に、例
えばメモリ又はマイクロプロセサ等の集積回路装置の冗
長要素をイネーブルさせ且つテストすることを可能とす
る。然しながら、本発明は、任意のヒューズを基礎とし
た回路に対するヒューズの焼切をエミュレートするため
に使用することが可能であることを注意することが重要
である。本発明は、ヒューズの焼切をエミュレートする
効率的な技術を提供し且つ付加的なレイアウト面積を殆
ど必要とすることはない。又、本発明の技術的範囲を逸
脱することなしに、パワーアップ即ち始動時に、装置の
適切なる初期化を与えるために、図４ａ及び４ｂのヒュ
ーズ回路１２０及び１４０へ別の回路を付加することが
可能である。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明の技術的範囲を逸脱すること
なしに種々の変形を行うことが可能であることは勿論で
ある。
【図面の簡単な説明】
【図１ａ】 従来技術に基づいて集積回路の冗長要素を
制御するために使用されるヒューズ回路の第一例を示し
た概略図。
【図１ｂ】 従来技術に基づいて集積回路の冗長要素を
制御するために使用されるヒューズ回路の第二例を示し
た概略図。
【図２】 従来技術に基づいて集積回路の冗長要素を制
御するために論理ゲートを制御するヒューズ回路を示し
た概略図。
【図３】 従来技術に基づいて集積回路の冗長要素を制
御するためにマルチプレクス制御を与えるヒューズ回路
を示した概略図。
【図４ａ】 本発明の第一実施例に基づいて構成された
ヒューズの焼切をエミュレートする非破壊的回路を示し
た概略図。
【図４ｂ】 本発明の第二実施例に基づいて構成された
ヒューズの焼切をエミュレートするための非破壊的回路
を示した概略図。
【符号の説明】
１２０ 非破壊的ヒューズ回路 １２２ ＴＳＴテスト信号 １２４ インバータ １２６ ヒューズ １２８ ＮＭＯＳトランジスタ １３０，１３２ インバータ １３４ ＯＵＴ信号 １３６ 冗長要素 １４０ 非破壊的ヒューズ回路 １４２ ＴＳＴテスト信号 １４４ インバータ １４６ ヒューズ １４８ ＰＭＯＳトランジスタ １５０，１５２ インバータ １５４ ＯＵＴ信号 １５６ 冗長要素
フロントページの続き (72)発明者 デイビッド シー． マククルーア アメリカ合衆国， テキサス 75007， カーロルトン， エリザベス ドライブ 3701 (72)発明者 ウイリアム シー． スレマー アメリカ合衆国， テキサス 75243， ダラス， アーボーサイド ドライブ 9114

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 ヒューズ焼切をエミュレート可能な非破
    壊的ヒューズ回路において、 ヒューズが設けられており、 前記ヒューズに接続して制御論理手段が設けられてお
    り、前記制御論理手段の出力信号は前記ヒューズの第一
    端子へ供給され、前記ヒューズの第二端子はトランジス
    タの第一端子へ接続されており、前記トランジスタの第
    二端子は電圧供給源へ接続しており、且つインバータの
    入力が前記ヒューズの第二端子へ接続しており、且つ前
    記インバータの出力が前記トランジスタの第三端子へ接
    続しており、 前記制御論理手段を制御する信号が第一論理レベルとさ
    れると、前記ヒューズの焼切がエミュレートされる、こ
    とを特徴とするヒューズ回路。
  2. 【請求項２】 請求項１において、前記信号が前記第一
    論理レベルにあると、前記インバータの出力が前記第一
    論理レベルにあり、且つ前記非破壊的ヒューズ回路が前
    記ヒューズを焼切することをエミュレートすることを特
    徴とするヒューズ回路。
  3. 【請求項３】 請求項１において、前記信号がテストモ
    ードの派生物であることを特徴とするヒューズ回路。
  4. 【請求項４】 請求項１において、前記制御論理手段が
    インバータであることを特徴とするヒューズ回路。
  5. 【請求項５】 請求項４において、前記信号が第二論理
    レベルにある場合に、競合が存在しない場合には前記ヒ
    ューズ及び前記インバータが前記インバータに打勝つこ
    とが可能であるように前記インバータが寸法構成されて
    いることを特徴とするヒューズ回路。
  6. 【請求項６】 請求項１において、前記非破壊的ヒュー
    ズ回路が集積回路メモリ装置に使用するのに適したもの
    であることを特徴とするヒューズ回路。
  7. 【請求項７】 請求項１において、前記非破壊的ヒュー
    ズ回路がマイクロプロセサに使用するのに適したもので
    あることを特徴とするヒューズ回路。
  8. 【請求項８】 請求項１において、前記トランジスタが
    ゲートとソースとドレインとを具備するＭＯＳトランジ
    スタであり、且つ前記トランジスタの第一端子がドレイ
    ンであり、前記トランジスタの第二端子がソースであ
    り、前記トランジスタの第三端子がゲートであることを
    特徴とするヒューズ回路。
  9. 【請求項９】 請求項８において、前記トランジスタが
    ＮＭＯＳトランジスタであり且つ前記電圧供給源がＶｓ
    ｓであることを特徴とするヒューズ回路。
  10. 【請求項１０】 請求項８において、前記トランジスタ
    がＰＭＯＳトランジスタであり且つ前記電圧供給源がＶ
    ｃｃであることを特徴とするヒューズ回路。
  11. 【請求項１１】 請求項１において、 複数個のアドレス可能要素が設けられており、 複数個の冗長要素が設けられており、 複数個の非破壊的ヒューズ回路が設けられており、１個
    の非破壊的ヒューズ回路が１個の冗長要素へ接続されて
    おり、従って前記非破壊的ヒューズ回路が前記ヒューズ
    の焼切をエミュレートする場合に、前記冗長要素をイネ
    ーブルさせ且つテストして前記冗長要素が欠陥性のアド
    レス可能要素と置換するのに適したものであるか否かを
    決定すること、を特徴とするヒューズ回路。
  12. 【請求項１２】 請求項１１において、前記非破壊性ヒ
    ューズ回路が信号を有しており、且つ前記信号が前記第
    一論理レベルとされた場合に、前記非破壊性ヒューズ回
    路が前記ヒューズの焼切をエミュレートし、従って、前
    記冗長要素をイネーブルさせることが可能であることを
    特徴とするヒューズ回路。
  13. 【請求項１３】 請求項１２において、前記信号が第一
    論理レベルである場合に、前記インバータの出力が前記
    第一論理レベルであり、前記非破壊性ヒューズ回路が前
    記ヒューズの焼切をエミュレートし、且つ前記置換要素
    をイネーブルさせることが可能であることを特徴とする
    ヒューズ回路。
  14. 【請求項１４】 請求項１１において、レーザ修復ステ
    ップの前に前記冗長要素をイネーブルさせ且つテストす
    ることを特徴とするヒューズ回路。
  15. 【請求項１５】 請求項１１において、前記非破壊性ヒ
    ューズ回路が集積回路メモリ装置に使用するのに適した
    ものであることを特徴とするヒューズ回路。
  16. 【請求項１６】 ヒューズの焼切をエミュレートする方
    法において、ヒューズへ接続している制御論理手段へ信
    号を印加し、前記制御論理手段の出力信号は前記ヒュー
    ズの第一端子へ接続され、前記ヒューズの第二端子はト
    ランジスタの第一端子へ接続され、前記トランジスタの
    第二端子は電圧供給源へ接続され、インバータの入力が
    前記ヒューズの第二端子へ接続され、且つ前記インバー
    タの出力が前記トランジスタの第三端子へ接続されてお
    り、 前記信号を第一論理レベルとさせ前記ヒューズの焼切を
    エミュレートさせる、ことを特徴とする方法。
  17. 【請求項１７】 請求項１６において、前記信号が第一
    論理レベルであり、前記インバータの出力が前記第一論
    理レベルであり、且つ前記ヒューズの焼切がエミュレー
    トされることを特徴とする方法。
  18. 【請求項１８】 請求項１６において、前記信号がテス
    トモードの派生物であることを特徴とする方法。
  19. 【請求項１９】 請求項１６において、前記制御論理手
    段がインバータであることを特徴とする方法。
  20. 【請求項２０】 請求項１９において、前記信号が第二
    論理レベルにある場合に、競合が存在しない場合に前記
    ヒューズ及び前記インバータが前記トランジスタに打勝
    つことが可能であるように前記インバータが寸法構成さ
    れていることを特徴とする方法。
  21. 【請求項２１】 請求項１６において、前記方法が集積
    回路メモリ装置に使用するのに適したものであることを
    特徴とする方法。
  22. 【請求項２２】 請求項１６において、前記方法がマイ
    クロプロセサに使用するのに適したものであることを特
    徴とする方法。
  23. 【請求項２３】 請求項１６において、前記トランジス
    タがゲートとソースとドレインとを具備するＭＯＳトラ
    ンジスタであり、且つ前記トランジスタの第一端子がド
    レインであり、前記トランジスタの第二端子がソースで
    あり、前記トランジスタの第三端子がゲートであること
    を特徴とする方法。
  24. 【請求項２４】 請求項２３において、前記トランジス
    タがＮＭＯＳトランジスタであり且つ前記電圧供給源が
    Ｖｓｓであることを特徴とする方法。
  25. 【請求項２５】 請求項２３において、前記トランジス
    タがＰＭＯＳトランジスタであり且つ前記電圧供給源が
    Ｖｃｃであることを特徴とする方法。
  26. 【請求項２６】 請求項１６において、前記インバータ
    の出力が冗長要素を制御し、且つ前記信号を前記第一論
    理レベルとさせることにより前記冗長要素をイネーブル
    させることを可能とすることを特徴とする方法。
  27. 【請求項２７】 請求項２６において、前記信号が前記
    第一論理レベルにある場合に、前記インバータの出力は
    前記第一論理レベルであり、前記制御論理手段が前記ヒ
    ューズの焼切をエミュレートし、且つ前記冗長要素をイ
    ネーブルさせることが可能であることを特徴とする方
    法。
  28. 【請求項２８】 請求項２７において、前記冗長要素を
    イネーブルさせた後に、レーザ修復の前に前記冗長要素
    をテストし、前記冗長要素が欠陥性のアドレス可能要素
    と置換させるのに適したものであるか否かを決定するこ
    とを特徴とする方法。
  29. 【請求項２９】 請求項２８において、レーザ修復ステ
    ップの前に前記冗長要素をイネーブルし且つテストする
    ことを特徴とする方法。
  30. 【請求項３０】 請求項２６において、前記ヒューズの
    焼切をエミュレートする方法が集積回路メモリ装置に使
    用するのに適したものであることを特徴とする方法。
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