JPH0850800A - 高密度メモリから小密度メモリを回復する方法及び構成体 - Google Patents
高密度メモリから小密度メモリを回復する方法及び構成体Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 大きな密度のメモリから小さな密度のメモリ
を回復することを可能とする。 【構成】 ボンドパッド上の信号をアドレスバッファが
選択的に無視することを可能とする選択回路によって、
メモリ装置の１つ又はそれ以上のボンドパッドを対応す
る１個又は複数個のアドレスバッファへ接続させる。小
さな密度のメモリ装置を画定するためには、ボンドパッ
ド上の信号を無視させ、且つ選択回路が内部的に所望の
小さな密度のメモリ装置へ指向する論理状態をアドレス
バッファ上で強制させる。メモリ装置及びそれより小さ
な密度のメモリ装置が同一の態様でパッケージされ且つ
ボンディングされ、次いで種類分け及びブランド付けが
行なわれる。従って、従来技術におけるようなダブルイ
ンク技術を使用することは必要ではない。
を回復することを可能とする。 【構成】 ボンドパッド上の信号をアドレスバッファが
選択的に無視することを可能とする選択回路によって、
メモリ装置の１つ又はそれ以上のボンドパッドを対応す
る１個又は複数個のアドレスバッファへ接続させる。小
さな密度のメモリ装置を画定するためには、ボンドパッ
ド上の信号を無視させ、且つ選択回路が内部的に所望の
小さな密度のメモリ装置へ指向する論理状態をアドレス
バッファ上で強制させる。メモリ装置及びそれより小さ
な密度のメモリ装置が同一の態様でパッケージされ且つ
ボンディングされ、次いで種類分け及びブランド付けが
行なわれる。従って、従来技術におけるようなダブルイ
ンク技術を使用することは必要ではない。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路メモリ
に関するものであって、更に詳細には、大きな密度の即
ち集積度の高いメモリから小さいな密度の即ち集積度の
低いメモリを回復する方法及び構成体に関するものであ
る。
に関するものであって、更に詳細には、大きな密度の即
ち集積度の高いメモリから小さいな密度の即ち集積度の
低いメモリを回復する方法及び構成体に関するものであ
る。
【０００２】
【従来の技術】複数個の小さな密度のメモリ装置は、複
数個の大きな密度のメモリ装置として同数のピン及び別
の物理的寸法を有する同一のパッケージタイプ内にパッ
ケージされることが多々ある。このことは、ＳＲＡＭ
（スタティックランダムアクセスメモリ）、ＦＩＦＯ
（先入先出）メモリ、及びタグＲＡＭ等の多くのメモリ
装置にとって言えることである。例えば、６４Ｋ（８Ｋ
×８）ＳＲＡＭは、典型的に、２５６Ｋ（３２Ｋ×８）
ＳＲＡＭとして同一のパッケージ内にパッケージされ
る。又、１ＭｅｇバーストＲＡＭ（６４Ｋ×１８）、Ｓ
ＧＳ−トムソンマイクロエレクトロニクスインコーポレ
イテッドによって製造されているデータキャッシュＳＲ
ＡＭメモリも５１２ＫバーストＲＡＭ（３２Ｋ×１８）
として同一のパッケージ内にパッケージされている。
数個の大きな密度のメモリ装置として同数のピン及び別
の物理的寸法を有する同一のパッケージタイプ内にパッ
ケージされることが多々ある。このことは、ＳＲＡＭ
（スタティックランダムアクセスメモリ）、ＦＩＦＯ
（先入先出）メモリ、及びタグＲＡＭ等の多くのメモリ
装置にとって言えることである。例えば、６４Ｋ（８Ｋ
×８）ＳＲＡＭは、典型的に、２５６Ｋ（３２Ｋ×８）
ＳＲＡＭとして同一のパッケージ内にパッケージされ
る。又、１ＭｅｇバーストＲＡＭ（６４Ｋ×１８）、Ｓ
ＧＳ−トムソンマイクロエレクトロニクスインコーポレ
イテッドによって製造されているデータキャッシュＳＲ
ＡＭメモリも５１２ＫバーストＲＡＭ（３２Ｋ×１８）
として同一のパッケージ内にパッケージされている。
【０００３】集積回路メモリ装置の現在の製造業者は、
同一のパッケージ内のより小さな密度のメモリ装置とし
てメモリ装置の歩留まり低下を回復する満足のいく方法
を有するものではない。例えば、大きな密度のメモリ装
置と小さな密度のメモリ装置とを同一のパッケージ内に
収納することが可能であるが、これら２つのメモリ装置
に対するボンディングは通常一例として、２５６Ｋ Ｓ
ＲＡＭと６４Ｋ ＳＲＡＭとの場合について考える。通
常、２５６Ｋ及び６４Ｋの両方のＳＲＡＭは図１ａ及び
２ａに夫々示した如く、２８ピンＤＩＰ又はＳＯＪパッ
ケージにパッケージされる。図１ａ及び２ａの２８ピン
パッケージのピンの名称は夫々図１ｂ及び２ｂに示して
ある。図２ａ及び２ｂの６４Ｋ ＳＲＡＭは１３個のア
ドレスピンを有しており、図１ａ及び１ｂの２５６Ｋ
ＳＲＡＭの１５個のアドレスピンよりも２個少ない。図
２ａ及び２ｂによれば、ピン１はアドレスピンではなく
ノーコネクション（ＮＣ）即ち非接続ピンであり、かつ
ピン２６はアドレスピンではなくチップイネーブル（Ｅ
２）ピンであるという点において、６４Ｋ ＳＲＡＭは
２５６Ｋ ＳＲＡＭと異なっている。６４Ｋ及び２５６
ＫのＳＲＡＭのピン１及び２６は異なる目的とために使
用されるので、それらは異なるボンディング接続を要求
している。その他は、これら２つの装置のその他の全て
のピンは同一の機能を有しており、従って同一のボンデ
ィング接続を有している。
同一のパッケージ内のより小さな密度のメモリ装置とし
てメモリ装置の歩留まり低下を回復する満足のいく方法
を有するものではない。例えば、大きな密度のメモリ装
置と小さな密度のメモリ装置とを同一のパッケージ内に
収納することが可能であるが、これら２つのメモリ装置
に対するボンディングは通常一例として、２５６Ｋ Ｓ
ＲＡＭと６４Ｋ ＳＲＡＭとの場合について考える。通
常、２５６Ｋ及び６４Ｋの両方のＳＲＡＭは図１ａ及び
２ａに夫々示した如く、２８ピンＤＩＰ又はＳＯＪパッ
ケージにパッケージされる。図１ａ及び２ａの２８ピン
パッケージのピンの名称は夫々図１ｂ及び２ｂに示して
ある。図２ａ及び２ｂの６４Ｋ ＳＲＡＭは１３個のア
ドレスピンを有しており、図１ａ及び１ｂの２５６Ｋ
ＳＲＡＭの１５個のアドレスピンよりも２個少ない。図
２ａ及び２ｂによれば、ピン１はアドレスピンではなく
ノーコネクション（ＮＣ）即ち非接続ピンであり、かつ
ピン２６はアドレスピンではなくチップイネーブル（Ｅ
２）ピンであるという点において、６４Ｋ ＳＲＡＭは
２５６Ｋ ＳＲＡＭと異なっている。６４Ｋ及び２５６
ＫのＳＲＡＭのピン１及び２６は異なる目的とために使
用されるので、それらは異なるボンディング接続を要求
している。その他は、これら２つの装置のその他の全て
のピンは同一の機能を有しており、従って同一のボンデ
ィング接続を有している。
【０００４】６４Ｋ及び２５６ＫのＳＲＡＭが異なるボ
ンディング接続を有するという事実に一部起因して、今
日までのところ、これら２つの装置が同一のパッケージ
内に収納されているにも拘らず、２５６Ｋ ＳＲＡＭの
歩留まり低下は完全に機能的な６４Ｋ ＳＲＡＭとして
容易に回復可能なものではない。更に、歩留まり低下を
救済することが可能であったとしても、２５６Ｋ ＳＲ
ＡＭか又は６４Ｋ ＳＲＡＭのいずれかとしてメモリ装
置を種類分けする場合に遭遇する種類分けの問題が歩留
まり低下を救済することを実際的なものでないものとす
る場合がある。その結果、例えば２５６Ｋ ＳＲＡＭと
しての大きな密度のメモリ装置から発生すると、完全に
回復可能なより小さな密度の装置として回復するのでは
なく通常スクラップとして廃棄されるものである。
ンディング接続を有するという事実に一部起因して、今
日までのところ、これら２つの装置が同一のパッケージ
内に収納されているにも拘らず、２５６Ｋ ＳＲＡＭの
歩留まり低下は完全に機能的な６４Ｋ ＳＲＡＭとして
容易に回復可能なものではない。更に、歩留まり低下を
救済することが可能であったとしても、２５６Ｋ ＳＲ
ＡＭか又は６４Ｋ ＳＲＡＭのいずれかとしてメモリ装
置を種類分けする場合に遭遇する種類分けの問題が歩留
まり低下を救済することを実際的なものでないものとす
る場合がある。その結果、例えば２５６Ｋ ＳＲＡＭと
しての大きな密度のメモリ装置から発生すると、完全に
回復可能なより小さな密度の装置として回復するのでは
なく通常スクラップとして廃棄されるものである。
【０００５】大きな密度のメモリ装置の歩留まり低下を
小さな密度のメモリ装置として回復させる一方法として
検討された１つの可能な解決策はダブルインク技術を使
用するものである。このダブルインク技術によれば、典
型的に、大きな密度のメモリ装置として回復可能な装置
はマークを付けることはなく、回復不可能な装置には１
個のインクスポットでマークを付け、かつ小さな密度の
装置として回復可能な装置には２個のインクスポットを
マークとして付けるものであり、このようなマーク付け
をウエハテスト期間中に行なうものである。従って、２
５６Ｋ ＳＲＡＭウエハにおいて６４Ｋ ＳＲＡＭ装置
として回復可能な装置は１個のインクマークを付けるか
又はインクマークを付けない場合と異なり２個のインク
マークを付けることによって他の装置から区別される。
次いで、装置の組立ステップにおいて、これらの２個の
インクマークを付けた装置はウエハの２５６Ｋ装置から
分離され且つ小さな密度の６４Ｋ ＳＲＡＭのボンディ
ング条件に従って異なった態様でボンディングされる。
小さな密度のメモリ装置として回復させる一方法として
検討された１つの可能な解決策はダブルインク技術を使
用するものである。このダブルインク技術によれば、典
型的に、大きな密度のメモリ装置として回復可能な装置
はマークを付けることはなく、回復不可能な装置には１
個のインクスポットでマークを付け、かつ小さな密度の
装置として回復可能な装置には２個のインクスポットを
マークとして付けるものであり、このようなマーク付け
をウエハテスト期間中に行なうものである。従って、２
５６Ｋ ＳＲＡＭウエハにおいて６４Ｋ ＳＲＡＭ装置
として回復可能な装置は１個のインクマークを付けるか
又はインクマークを付けない場合と異なり２個のインク
マークを付けることによって他の装置から区別される。
次いで、装置の組立ステップにおいて、これらの２個の
インクマークを付けた装置はウエハの２５６Ｋ装置から
分離され且つ小さな密度の６４Ｋ ＳＲＡＭのボンディ
ング条件に従って異なった態様でボンディングされる。
【０００６】このダブルインク技術の場合の懸念は、そ
れが多数のバックエンドステップを有し、高価であり、
且つ従来の装置取扱い技術と比較して時間がかかり且つ
エラーを発生しやすいということである。又、半導体製
造業者が多数の組立用の下請けを使用する場合には二重
インク技術は更に複雑なものとなり、このことは勿論製
造プロセスを複雑なものとさせ且つ装置のコスト高を招
来する。
れが多数のバックエンドステップを有し、高価であり、
且つ従来の装置取扱い技術と比較して時間がかかり且つ
エラーを発生しやすいということである。又、半導体製
造業者が多数の組立用の下請けを使用する場合には二重
インク技術は更に複雑なものとなり、このことは勿論製
造プロセスを複雑なものとさせ且つ装置のコスト高を招
来する。
【０００７】
【発明が解決しようとする課題】大きな密度のメモリ装
置の修復可能な部分を小さな密度のメモリ装置として回
復させることの可能な技術を提供することを目的とす
る。その場合に、大きな密度のメモリ装置と小さな密度
のメモリ装置とは各々同一のパッケージ内に収納されて
おり且つ同一のボンディング接続を有するものである。
置の修復可能な部分を小さな密度のメモリ装置として回
復させることの可能な技術を提供することを目的とす
る。その場合に、大きな密度のメモリ装置と小さな密度
のメモリ装置とは各々同一のパッケージ内に収納されて
おり且つ同一のボンディング接続を有するものである。
【０００８】
【課題を解決するための手段】本発明によれば、メモリ
装置の１個又はそれ以上のボンドパッドは、該ボンドパ
ッド上の信号をアドレスバッファが選択的に無視するこ
とを許容する選択回路によって、対応する１個又は複数
個のアドレスバッファへ接続される。小さな密度のメモ
リ装置を画定するためには、該ボンドパッド上の信号が
無視され、且つ該選択回路は、内部的に、所望の小さな
密度のメモリ装置へ指向するアドレスバッファ上の論理
状態に強制させる。メモリ装置及びより小さな密度のメ
モリ装置がパッケージされ且つ同一の態様でボンディン
グされ、次いで種類分けがされ且つブランド付けがされ
る。従って、ダブルインク技術を使用することは必要で
はない。本発明は、複数個のボンドパッド及び対応する
アドレスバッファへ適用することが可能である。本発明
の好適実施態様によれば、該選択回路は複数個のヒュー
ズから構成されており、該複数個のヒューズは選択的に
焼切されてアドレスバッファをしてボンドパッド上の信
号を無視させる。例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュＥＰＲＯＭ又はＰＲＯＭ装置等の非揮発性装置
をヒューズの代わりに使用することが可能である。本発
明は、ＥＳＤトランジスタ、又は非揮発性装置、及びヒ
ューズを利用することが可能である。
装置の１個又はそれ以上のボンドパッドは、該ボンドパ
ッド上の信号をアドレスバッファが選択的に無視するこ
とを許容する選択回路によって、対応する１個又は複数
個のアドレスバッファへ接続される。小さな密度のメモ
リ装置を画定するためには、該ボンドパッド上の信号が
無視され、且つ該選択回路は、内部的に、所望の小さな
密度のメモリ装置へ指向するアドレスバッファ上の論理
状態に強制させる。メモリ装置及びより小さな密度のメ
モリ装置がパッケージされ且つ同一の態様でボンディン
グされ、次いで種類分けがされ且つブランド付けがされ
る。従って、ダブルインク技術を使用することは必要で
はない。本発明は、複数個のボンドパッド及び対応する
アドレスバッファへ適用することが可能である。本発明
の好適実施態様によれば、該選択回路は複数個のヒュー
ズから構成されており、該複数個のヒューズは選択的に
焼切されてアドレスバッファをしてボンドパッド上の信
号を無視させる。例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュＥＰＲＯＭ又はＰＲＯＭ装置等の非揮発性装置
をヒューズの代わりに使用することが可能である。本発
明は、ＥＳＤトランジスタ、又は非揮発性装置、及びヒ
ューズを利用することが可能である。
【０００９】
【実施例】本発明は大きな密度のメモリ装置から小さな
密度のメモリ装置を回復することの可能な技術を提供し
ており、その場合に、大きな密度のメモリ装置及び小さ
な密度のメモリ装置は同一のパッケージ及びボンディン
グ仕様を有している。従来廃棄されていたメモリ装置
は、該メモリ装置と同一のパッケージング及びボンディ
ング接続を有するより小さな密度のメモリ装置として回
復することが可能である。メモリ装置内に存在する選択
する回路を適宜動作させることにより、より小さな密度
のメモリ装置としての集積度を選択することが可能であ
る。本発明は、任意の数のメモリ装置に対して適用する
ことが可能であり、その場合に、大きな密度及び小さな
密度のメモリ装置は、通常、各々同一のパッケージタイ
プ内に収納されている。ＳＲＡＭ、ＦＩＦＯ、タグＲＡ
Ｍは、全て、本発明を使用することの可能なメモリ装置
の例である。
密度のメモリ装置を回復することの可能な技術を提供し
ており、その場合に、大きな密度のメモリ装置及び小さ
な密度のメモリ装置は同一のパッケージ及びボンディン
グ仕様を有している。従来廃棄されていたメモリ装置
は、該メモリ装置と同一のパッケージング及びボンディ
ング接続を有するより小さな密度のメモリ装置として回
復することが可能である。メモリ装置内に存在する選択
する回路を適宜動作させることにより、より小さな密度
のメモリ装置としての集積度を選択することが可能であ
る。本発明は、任意の数のメモリ装置に対して適用する
ことが可能であり、その場合に、大きな密度及び小さな
密度のメモリ装置は、通常、各々同一のパッケージタイ
プ内に収納されている。ＳＲＡＭ、ＦＩＦＯ、タグＲＡ
Ｍは、全て、本発明を使用することの可能なメモリ装置
の例である。
【００１０】説明の便宜上使用する例として、両方とも
２８ピンパッケージ内に収納されている２５６Ｋ ＳＲ
ＡＭと６４Ｋ ＳＲＡＭとについて考える。修復するこ
との不可能な２５６Ｋ ＳＲＡＭは、種類分けプロセス
期間中に発生する複雑性のために廃棄されていた。然し
ながら、本発明によれば、両方の装置に対するパッケー
ジ及びボンディング接続が同一なものである場合には、
２５６Ｋ ＳＲＡＭの歩留まり低下は６４Ｋ ＳＲＡＭ
として回復させることが可能である。図３及び４の回路
は、同一のボンディング接続を維持しながら、大きな密
度のメモリ装置から小さな密度のメモリ装置を回復する
好適実施例を示している。
２８ピンパッケージ内に収納されている２５６Ｋ ＳＲ
ＡＭと６４Ｋ ＳＲＡＭとについて考える。修復するこ
との不可能な２５６Ｋ ＳＲＡＭは、種類分けプロセス
期間中に発生する複雑性のために廃棄されていた。然し
ながら、本発明によれば、両方の装置に対するパッケー
ジ及びボンディング接続が同一なものである場合には、
２５６Ｋ ＳＲＡＭの歩留まり低下は６４Ｋ ＳＲＡＭ
として回復させることが可能である。図３及び４の回路
は、同一のボンディング接続を維持しながら、大きな密
度のメモリ装置から小さな密度のメモリ装置を回復する
好適実施例を示している。
【００１１】図３を参照すると、回路１０は、ボンドパ
ッド１２を、図１ａの２５６Ｋ ＳＲＡＭのアドレスピ
ン１に類似したアドレスボンドパッドとして使用する
か、又は図２ａの６４Ｋ ＳＲＡＭのノーコネクション
（非接続）ピン１に類似したノーコネクション（非接
続）ボンドパッドとして使用するかのいずれかを選択し
て使用することを可能とする。ボンドパッド１２は、回
路１０が例えば２５６ＫＳＲＡＭ等の大きな密度のメモ
リ装置か、又は例えば６４Ｋ ＳＲＡＭ等の小さな密度
のメモリ装置と関連するかに拘らず、ピン１に対する同
一のボンディング接続を確立する。ボンドパッド１２
は、図１ａ及び１ｂの２５６Ｋアドレスピン１として使
用することが可能であり、又ボンドパッド１２は図２ａ
及び２ｂの６４Ｋノーコネクション（ＮＣ）ピン１とし
て使用することが可能であり、その場合の機能の振り分
けは図３に点線で示したヒューズ回路１６によって規定
される。同様に、図４の回路４０を参照すると、ピン２
６に対するボンドパッド４２のボンディング接続は、本
装置が２５６Ｋとして使用されるか又は６４Ｋとして使
用されるかに拘らず、同一である。ボンドパッド４２
は、図１ａの２５６Ｋアドレスピン２６として使用する
か、又は図２ａの６４ＫチップイネーブルピンＥ２とし
て使用することが可能である。どのようにしてボンドパ
ッド４２が使用されるかということは、図４に点線の内
側に示したヒューズ回路４６の機能によって決定され
る。
ッド１２を、図１ａの２５６Ｋ ＳＲＡＭのアドレスピ
ン１に類似したアドレスボンドパッドとして使用する
か、又は図２ａの６４Ｋ ＳＲＡＭのノーコネクション
（非接続）ピン１に類似したノーコネクション（非接
続）ボンドパッドとして使用するかのいずれかを選択し
て使用することを可能とする。ボンドパッド１２は、回
路１０が例えば２５６ＫＳＲＡＭ等の大きな密度のメモ
リ装置か、又は例えば６４Ｋ ＳＲＡＭ等の小さな密度
のメモリ装置と関連するかに拘らず、ピン１に対する同
一のボンディング接続を確立する。ボンドパッド１２
は、図１ａ及び１ｂの２５６Ｋアドレスピン１として使
用することが可能であり、又ボンドパッド１２は図２ａ
及び２ｂの６４Ｋノーコネクション（ＮＣ）ピン１とし
て使用することが可能であり、その場合の機能の振り分
けは図３に点線で示したヒューズ回路１６によって規定
される。同様に、図４の回路４０を参照すると、ピン２
６に対するボンドパッド４２のボンディング接続は、本
装置が２５６Ｋとして使用されるか又は６４Ｋとして使
用されるかに拘らず、同一である。ボンドパッド４２
は、図１ａの２５６Ｋアドレスピン２６として使用する
か、又は図２ａの６４ＫチップイネーブルピンＥ２とし
て使用することが可能である。どのようにしてボンドパ
ッド４２が使用されるかということは、図４に点線の内
側に示したヒューズ回路４６の機能によって決定され
る。
【００１２】多数の２５６Ｋ ＳＲＡＭ装置をテストし
た後に、どの装置が完全に機能的であるか又は２５６Ｋ
ＳＲＡＭとして回復可能であるかを決定することが可
能である。これらの装置の場合には、図３のヒューズ回
路１６のヒューズ及び図４のヒューズ回路４６のヒュー
ズは不変のままとされ、図３のボンドパッド１２はアド
レスボンドパッドであり且つ図４のボンドパッド４２は
アドレスボンドパッドである。然しながら、２５６Ｋ装
置として回復不可能な装置は、そのメモリ装置の一部、
例えば４分の１の部分が６４Ｋ ＳＲＡＭとして救済す
ることが可能であるかを決定するために更なるテストが
行なわれる。６４Ｋ ＳＲＡＭとして回復可能な装置の
場合には、図３及び４のヒューズを適宜焼切せねばなら
ない。
た後に、どの装置が完全に機能的であるか又は２５６Ｋ
ＳＲＡＭとして回復可能であるかを決定することが可
能である。これらの装置の場合には、図３のヒューズ回
路１６のヒューズ及び図４のヒューズ回路４６のヒュー
ズは不変のままとされ、図３のボンドパッド１２はアド
レスボンドパッドであり且つ図４のボンドパッド４２は
アドレスボンドパッドである。然しながら、２５６Ｋ装
置として回復不可能な装置は、そのメモリ装置の一部、
例えば４分の１の部分が６４Ｋ ＳＲＡＭとして救済す
ることが可能であるかを決定するために更なるテストが
行なわれる。６４Ｋ ＳＲＡＭとして回復可能な装置の
場合には、図３及び４のヒューズを適宜焼切せねばなら
ない。
【００１３】図３のヒューズ回路１６は、ヒューズ１
８，２０，２８と、トランジスタ２６，３２，３４，３
６と、インバータ２２，２４，３０とから構成されてい
る。ヒューズ１８は、ボンドパッド１２へ接続している
第一端子と、ノード３８へ接続している第二端子とを有
しており、ノード３８は、ヒューズ１８の第二端子と、
トランジスタ３４の第一ソース／ドレイン端子と、トラ
ンジスタ３６の第一ソース／ドレイン端子と、アドレス
バッファ１４とに接続している。ヒューズ２０の第一端
子はインバータ２２の第一端子及びトランジスタ２６の
第一ソース／ドレイン端子へ接続している。インバータ
２２の第二端子はインバータ２４の第一端子及びトラン
ジスタ２６のゲート端子へ接続している。インバータ２
４の第二端子はトランジスタ３４のゲート端子へ接続し
ている。最後に、ヒューズ２８の第一端子はトランジス
タ３２の第一ソース／ドレイン端子及びインバータ３０
の第一端子へ接続している。インバータ３０の第二端子
はトランジスタ３２のゲート端子及びトランジスタ３６
のゲート端子へ接続している。ヒューズ２０の第二端
子、トランジスタ３４の第二ソース／ドレイン端子、ヒ
ューズ２０の第二端子は電源ＶＣＣへ接続している。ト
ランジスタ２６の第二ソース／ドレイン端子、トランジ
スタ３２の第二ソース／ドレイン端子、トランジスタ３
６の第二ソース／ドレイン端子は電源ＶＳＳへ接続して
いる。
８，２０，２８と、トランジスタ２６，３２，３４，３
６と、インバータ２２，２４，３０とから構成されてい
る。ヒューズ１８は、ボンドパッド１２へ接続している
第一端子と、ノード３８へ接続している第二端子とを有
しており、ノード３８は、ヒューズ１８の第二端子と、
トランジスタ３４の第一ソース／ドレイン端子と、トラ
ンジスタ３６の第一ソース／ドレイン端子と、アドレス
バッファ１４とに接続している。ヒューズ２０の第一端
子はインバータ２２の第一端子及びトランジスタ２６の
第一ソース／ドレイン端子へ接続している。インバータ
２２の第二端子はインバータ２４の第一端子及びトラン
ジスタ２６のゲート端子へ接続している。インバータ２
４の第二端子はトランジスタ３４のゲート端子へ接続し
ている。最後に、ヒューズ２８の第一端子はトランジス
タ３２の第一ソース／ドレイン端子及びインバータ３０
の第一端子へ接続している。インバータ３０の第二端子
はトランジスタ３２のゲート端子及びトランジスタ３６
のゲート端子へ接続している。ヒューズ２０の第二端
子、トランジスタ３４の第二ソース／ドレイン端子、ヒ
ューズ２０の第二端子は電源ＶＣＣへ接続している。ト
ランジスタ２６の第二ソース／ドレイン端子、トランジ
スタ３２の第二ソース／ドレイン端子、トランジスタ３
６の第二ソース／ドレイン端子は電源ＶＳＳへ接続して
いる。
【００１４】トランジスタ２６，３２，３６はＮチャン
ネルトランジスタと示してあり、且つトランジスタ３４
はＰチャンネルトランジスタとして示してあるが、当業
者にとって明らかな如く、これらのトランジスタのタイ
プは本発明の技術的範囲を逸脱することなしに回路１０
をわずかに修正することにより適宜異なるものとするこ
とが可能である。
ネルトランジスタと示してあり、且つトランジスタ３４
はＰチャンネルトランジスタとして示してあるが、当業
者にとって明らかな如く、これらのトランジスタのタイ
プは本発明の技術的範囲を逸脱することなしに回路１０
をわずかに修正することにより適宜異なるものとするこ
とが可能である。
【００１５】図４のヒューズ回路４６及びヒューズ回路
７０はボンドパッド４２を２５６Ｋアドレスピンとして
又は６４Ｋチップイネーブルピンとして選択的に使用す
ることを許容する。ヒューズ回路４６は、ヒューズ４
８，５０，５８、トランジスタ５６，６２，６４，６
６、インバータ５２，５４，６０から構成されている。
ヒューズ４８はボンドパッド４２へ接続している第一端
子と、ノード６８へ接続している第二端子とを有してお
り、ノード６８は、ヒューズ４８の第二端子と、トラン
ジスタ６４の第一ソース／ドレイン端子と、トランジス
タ６６の第一ソース／ドレイン端子と、アドレスバッフ
ァ４４とに接続している。ヒューズ５０の第一端子はイ
ンバータ５２の第一端子及びトランジスタ５６の第一ソ
ース／ドレイン端子へ接続している。インバータ５２の
第二端子はインバータ５４の第一端子及びトランジスタ
５６のゲート端子へ接続している。インバータ５４の第
二端子はトランジスタ６４のゲート端子へ接続してい
る。最後に、ヒューズ５８の第一端子はトランジスタ６
２の第一ソース／ドレイン端子及びインバータ６０の第
一端子へ接続している。インバータ６０の第二端子はイ
ンバータ６２のゲート端子及びトランジスタ６６のゲー
ト端子へ接続している。ヒューズ５０の第二端子と、ト
ランジスタ６４の第二ソース／ドレイン端子と、ヒュー
ズ５８の第二端子とは電源ＶＣＣへ接続している。トラ
ンジスタ５６の第二ソース／ドレイン端子と、トランジ
スタ６２の第二ソース／ドレイン端子と、トランジスタ
６６の第二ソース／ドレイン端子とは電源ＶＳＳへ接続
している。
７０はボンドパッド４２を２５６Ｋアドレスピンとして
又は６４Ｋチップイネーブルピンとして選択的に使用す
ることを許容する。ヒューズ回路４６は、ヒューズ４
８，５０，５８、トランジスタ５６，６２，６４，６
６、インバータ５２，５４，６０から構成されている。
ヒューズ４８はボンドパッド４２へ接続している第一端
子と、ノード６８へ接続している第二端子とを有してお
り、ノード６８は、ヒューズ４８の第二端子と、トラン
ジスタ６４の第一ソース／ドレイン端子と、トランジス
タ６６の第一ソース／ドレイン端子と、アドレスバッフ
ァ４４とに接続している。ヒューズ５０の第一端子はイ
ンバータ５２の第一端子及びトランジスタ５６の第一ソ
ース／ドレイン端子へ接続している。インバータ５２の
第二端子はインバータ５４の第一端子及びトランジスタ
５６のゲート端子へ接続している。インバータ５４の第
二端子はトランジスタ６４のゲート端子へ接続してい
る。最後に、ヒューズ５８の第一端子はトランジスタ６
２の第一ソース／ドレイン端子及びインバータ６０の第
一端子へ接続している。インバータ６０の第二端子はイ
ンバータ６２のゲート端子及びトランジスタ６６のゲー
ト端子へ接続している。ヒューズ５０の第二端子と、ト
ランジスタ６４の第二ソース／ドレイン端子と、ヒュー
ズ５８の第二端子とは電源ＶＣＣへ接続している。トラ
ンジスタ５６の第二ソース／ドレイン端子と、トランジ
スタ６２の第二ソース／ドレイン端子と、トランジスタ
６６の第二ソース／ドレイン端子とは電源ＶＳＳへ接続
している。
【００１６】ヒューズ回路７０は、ヒューズ７２と、Ｎ
チャンネルトランジスタ７４と、インバータ７６及び７
８とから構成されている。図４に示した如く、ヒューズ
７２の第一端子はトランジスタ７４の第一ソース／ドレ
イン端子とインバータ７６の第一端子とに接続してい
る。ヒューズ７２の第二端子及びトランジスタ７４の第
二ソース／ドレイン端子は電源ＶＣＣ及びＶＳＳへ夫々
接続している。インバータ７６の第二端子はインバータ
７８の第一端子及びトランジスタ７４のゲート端子へ接
続している。インバータ７８の第二端子は入力バッファ
ブロック８０へ接続しており、入力バッファブロック８
０は、例えばＴＴＬ論理等のスタンダードな論理から構
成されており且つ入力信号として、チップイネーブルＥ
１（反転）信号８８と、インバータ出力信号８６と、チ
ップイネーブルＥ２信号８４とを受取る。
チャンネルトランジスタ７４と、インバータ７６及び７
８とから構成されている。図４に示した如く、ヒューズ
７２の第一端子はトランジスタ７４の第一ソース／ドレ
イン端子とインバータ７６の第一端子とに接続してい
る。ヒューズ７２の第二端子及びトランジスタ７４の第
二ソース／ドレイン端子は電源ＶＣＣ及びＶＳＳへ夫々
接続している。インバータ７６の第二端子はインバータ
７８の第一端子及びトランジスタ７４のゲート端子へ接
続している。インバータ７８の第二端子は入力バッファ
ブロック８０へ接続しており、入力バッファブロック８
０は、例えばＴＴＬ論理等のスタンダードな論理から構
成されており且つ入力信号として、チップイネーブルＥ
１（反転）信号８８と、インバータ出力信号８６と、チ
ップイネーブルＥ２信号８４とを受取る。
【００１７】入力バッファブロック８０は信号８４，８
６，８８に関して論理的処理を行ない、ヒューズ４８，
５０，５８，７２の関数として、チップイネーブルＥ２
信号８４及びチップイネーブルＥ１（反転）信号８８、
又はチップイネーブルＥ１（反転）信号８８がチップイ
ネーブル信号９０として入力バッファブロック８０を介
して通過されるか否かを決定する。入力バッファブロッ
ク８０は、ＮＯＲゲート９１と、ＮＡＮＤゲート９４
と、インバータゲート９２，９３，９５とから構成され
ている。チップイネーブルＥ２信号８４及びインバータ
出力信号８６はＮＯＲゲート９１への入力信号であり、
ＮＯＲゲート９１は、これらの信号に関してＮＯＲ論理
を実行し信号９１ａを発生し、その信号９１ａはインバ
ータ９２によって反転されて信号９２ａを発生する。チ
ップイネーブルＥ１（反転）信号８８はインバータ９３
により反転されて信号９３ａを発生する。信号８４及び
８６をＮＯＲ処理し次いで反転させて得られる信号９２
ａと、信号８８の反転したものである信号９３ａとがＮ
ＡＮＤゲート９４へ導入され、ＮＡＮＤゲート９４は信
号９４ａを発生する。信号９４ａはインバータ９５によ
って反転されて図示した如くチップイネーブル信号９０
を発生させる。当業者にとって明らかな如く、入力バッ
ファブロック８０の論理はその他の論理回路によって実
施することも可能である。
６，８８に関して論理的処理を行ない、ヒューズ４８，
５０，５８，７２の関数として、チップイネーブルＥ２
信号８４及びチップイネーブルＥ１（反転）信号８８、
又はチップイネーブルＥ１（反転）信号８８がチップイ
ネーブル信号９０として入力バッファブロック８０を介
して通過されるか否かを決定する。入力バッファブロッ
ク８０は、ＮＯＲゲート９１と、ＮＡＮＤゲート９４
と、インバータゲート９２，９３，９５とから構成され
ている。チップイネーブルＥ２信号８４及びインバータ
出力信号８６はＮＯＲゲート９１への入力信号であり、
ＮＯＲゲート９１は、これらの信号に関してＮＯＲ論理
を実行し信号９１ａを発生し、その信号９１ａはインバ
ータ９２によって反転されて信号９２ａを発生する。チ
ップイネーブルＥ１（反転）信号８８はインバータ９３
により反転されて信号９３ａを発生する。信号８４及び
８６をＮＯＲ処理し次いで反転させて得られる信号９２
ａと、信号８８の反転したものである信号９３ａとがＮ
ＡＮＤゲート９４へ導入され、ＮＡＮＤゲート９４は信
号９４ａを発生する。信号９４ａはインバータ９５によ
って反転されて図示した如くチップイネーブル信号９０
を発生させる。当業者にとって明らかな如く、入力バッ
ファブロック８０の論理はその他の論理回路によって実
施することも可能である。
【００１８】再度図３を参照すると、ボンドパッド１２
を図２ａの６４Ｋ ＳＲＡＭのピン１に類似したノーコ
ネクション（非接続）ピンとして確立するためには、ヒ
ューズ回路１６の適宜のヒューズを焼切させねばならな
い。アドレスバッファ１４のどの論理状態が完全に機能
的であるか又は修復可能な６４Ｋ ＳＲＡＭメモリとな
るかに依存してヒューズ１８が焼切され次いでヒューズ
２０又はヒューズ２８のいずれかが焼切される。アドレ
スバッファ１４が機能的又は修復可能なメモリを得るた
めに高論理レベルでなければならない場合には、ヒュー
ズ１８に加えてヒューズ２０が焼切され且つトランジス
タ３４がターンオンしてアドレスバッファ１４を供給電
圧ＶＣＣへプルアップする。然しながら、アドレスバッ
ファ１４が機能的であるか又は修復可能なメモリを得る
ために低論理レベルでなければならない場合には、ヒュ
ーズ１８に加えてヒューズ２８が焼切され且つトランジ
スタ３６がターンオンしてアドレスバッファ１４を接地
へプルダウンする。ボンドパッド１２が２５６Ｋ ＳＲ
ＡＭのアドレスピンとして使用されるか又は６４ＫＳＲ
ＡＭのノーコネクション（非接続）ピンとして使用され
るかに拘らず、ボンドパッド１２はメモリ装置のピン１
へボンディングされ、且つ該メモリ装置は例えば２８ピ
ンＳＯＪパッケージ等の同一のパッケージタイプにパッ
ケージされる。
を図２ａの６４Ｋ ＳＲＡＭのピン１に類似したノーコ
ネクション（非接続）ピンとして確立するためには、ヒ
ューズ回路１６の適宜のヒューズを焼切させねばならな
い。アドレスバッファ１４のどの論理状態が完全に機能
的であるか又は修復可能な６４Ｋ ＳＲＡＭメモリとな
るかに依存してヒューズ１８が焼切され次いでヒューズ
２０又はヒューズ２８のいずれかが焼切される。アドレ
スバッファ１４が機能的又は修復可能なメモリを得るた
めに高論理レベルでなければならない場合には、ヒュー
ズ１８に加えてヒューズ２０が焼切され且つトランジス
タ３４がターンオンしてアドレスバッファ１４を供給電
圧ＶＣＣへプルアップする。然しながら、アドレスバッ
ファ１４が機能的であるか又は修復可能なメモリを得る
ために低論理レベルでなければならない場合には、ヒュ
ーズ１８に加えてヒューズ２８が焼切され且つトランジ
スタ３６がターンオンしてアドレスバッファ１４を接地
へプルダウンする。ボンドパッド１２が２５６Ｋ ＳＲ
ＡＭのアドレスピンとして使用されるか又は６４ＫＳＲ
ＡＭのノーコネクション（非接続）ピンとして使用され
るかに拘らず、ボンドパッド１２はメモリ装置のピン１
へボンディングされ、且つ該メモリ装置は例えば２８ピ
ンＳＯＪパッケージ等の同一のパッケージタイプにパッ
ケージされる。
【００１９】図４のボンドパッド４２を図２ａの６４Ｋ
ＳＲＡＭのピン２６に類似したチップイネーブルＥ２
ピンとして確立するためには、ヒューズ回路４６及びヒ
ューズ回路７０の適宜のヒューズを焼切せねばならな
い。ヒューズ４８及びヒューズ７２が焼切され、次いで
アドレスバッファ４４のどの論理状態が完全に機能的で
あるか又は修復可能な６４Ｋ ＳＲＡＭメモリとなるか
に依存してヒューズ５０又はヒューズ５８のいずれかが
焼切される。機能的又は修復可能な６４Ｋメモリを得る
ためにはアドレスバッファ４４が高論理レベルでなけれ
ばならない場合には、ヒューズ５０が焼切され且つトラ
ンジスタ５４がターンオンしてアドレスバッファ４４を
供給電圧ＶＣＣへプルアップする。然しながら、機能的
であるか又は修復可能な６４Ｋメモリを得るためにはア
ドレスバッファ４４が低論理レベルでなければならない
場合には、ヒューズ５８が焼切され且つトランジスタ６
６がターンオンしてアドレスバッファ４４を接地へプル
ダウンする。ボンドパッド４２が２５６Ｋ ＳＲＡＭの
アドレスピンとして使用するか又は６４Ｋ ＳＲＡＭの
チップイネーブル制御ピンとして使用するかに拘らず、
ボンドパッド４２はメモリ装置のピン２６へボンディン
グされ、且つ該メモリ装置は例えば２８ピンＳＯＪパッ
ケージ等の同一のパッケージタイプ内にパッケージされ
る。
ＳＲＡＭのピン２６に類似したチップイネーブルＥ２
ピンとして確立するためには、ヒューズ回路４６及びヒ
ューズ回路７０の適宜のヒューズを焼切せねばならな
い。ヒューズ４８及びヒューズ７２が焼切され、次いで
アドレスバッファ４４のどの論理状態が完全に機能的で
あるか又は修復可能な６４Ｋ ＳＲＡＭメモリとなるか
に依存してヒューズ５０又はヒューズ５８のいずれかが
焼切される。機能的又は修復可能な６４Ｋメモリを得る
ためにはアドレスバッファ４４が高論理レベルでなけれ
ばならない場合には、ヒューズ５０が焼切され且つトラ
ンジスタ５４がターンオンしてアドレスバッファ４４を
供給電圧ＶＣＣへプルアップする。然しながら、機能的
であるか又は修復可能な６４Ｋメモリを得るためにはア
ドレスバッファ４４が低論理レベルでなければならない
場合には、ヒューズ５８が焼切され且つトランジスタ６
６がターンオンしてアドレスバッファ４４を接地へプル
ダウンする。ボンドパッド４２が２５６Ｋ ＳＲＡＭの
アドレスピンとして使用するか又は６４Ｋ ＳＲＡＭの
チップイネーブル制御ピンとして使用するかに拘らず、
ボンドパッド４２はメモリ装置のピン２６へボンディン
グされ、且つ該メモリ装置は例えば２８ピンＳＯＪパッ
ケージ等の同一のパッケージタイプ内にパッケージされ
る。
【００２０】従って、図３及び４の適宜のヒューズを上
述した如くに焼切することによって、内部的に、２５６
Ｋ ＳＲＡＭの修復可能な部分（この場合には６４Ｋ
ＳＲＡＭ）が画定され且つチップイネーブルＥ２がイネ
ーブルされるようにアドレスバッファ１４及び４４に関
する論理状態が強制的に決定される。
述した如くに焼切することによって、内部的に、２５６
Ｋ ＳＲＡＭの修復可能な部分（この場合には６４Ｋ
ＳＲＡＭ）が画定され且つチップイネーブルＥ２がイネ
ーブルされるようにアドレスバッファ１４及び４４に関
する論理状態が強制的に決定される。
【００２１】図３ａを参照すると、図３のヒューズ回路
１６に対してヒューズ回路１６ｂを置換させることが可
能である。回路１６ｂは、ボンドパッド１２ｂを、２５
６ＫＳＲＡＭのアドレスピン１に類似したアドレスボン
ドパッドとして使用するか、又は６４Ｋ ＳＲＡＭのノ
ーコネクション（非接続）ピン１に類似したノーコネク
ション（非接続）ボンドパッドとして使用するかのいず
れかとして選択的に使用することを可能とする。ボンド
パッド１２ｂは２５６Ｋ又は６４ＫのＳＲＡＭ装置のピ
ン１へボンディングされており且つそれがアドレスピン
又はノーコネクションピンと関連するか否かはヒューズ
回路１６ｂの機能によって決定される。
１６に対してヒューズ回路１６ｂを置換させることが可
能である。回路１６ｂは、ボンドパッド１２ｂを、２５
６ＫＳＲＡＭのアドレスピン１に類似したアドレスボン
ドパッドとして使用するか、又は６４Ｋ ＳＲＡＭのノ
ーコネクション（非接続）ピン１に類似したノーコネク
ション（非接続）ボンドパッドとして使用するかのいず
れかとして選択的に使用することを可能とする。ボンド
パッド１２ｂは２５６Ｋ又は６４ＫのＳＲＡＭ装置のピ
ン１へボンディングされており且つそれがアドレスピン
又はノーコネクションピンと関連するか否かはヒューズ
回路１６ｂの機能によって決定される。
【００２２】ヒューズ回路１６ｂは、ヒューズ１８ｂ，
２０ｂ，２４ｂと、抵抗２２ｂ，２６ｂとから構成され
ている。ヒューズ１８ｂはボンドパッド１２ｂへ接続し
た第一端子と、ノード２８ｂへ接続した第二端子とを有
しており、ノード２８ｂは、ヒューズ１８ｂの第二端子
と、ヒューズ２０ｂの第一端子と、ヒューズ２４ｂの第
一端子と、アドレスバッファ１４ｂとに接続している。
ヒューズ２０ｂの第二端子は抵抗２２ｂの第一端子へ接
続しており、且つヒューズ２４ｂの第二端子は抵抗２６
ｂの第一端子へ接続している。抵抗２２ｂの第二端子は
電源ＶＣＣへ接続しており且つ抵抗２６ｂの第二端子は
電源ＶＳＳへ接続している。
２０ｂ，２４ｂと、抵抗２２ｂ，２６ｂとから構成され
ている。ヒューズ１８ｂはボンドパッド１２ｂへ接続し
た第一端子と、ノード２８ｂへ接続した第二端子とを有
しており、ノード２８ｂは、ヒューズ１８ｂの第二端子
と、ヒューズ２０ｂの第一端子と、ヒューズ２４ｂの第
一端子と、アドレスバッファ１４ｂとに接続している。
ヒューズ２０ｂの第二端子は抵抗２２ｂの第一端子へ接
続しており、且つヒューズ２４ｂの第二端子は抵抗２６
ｂの第一端子へ接続している。抵抗２２ｂの第二端子は
電源ＶＣＣへ接続しており且つ抵抗２６ｂの第二端子は
電源ＶＳＳへ接続している。
【００２３】ボンドパッド１２ｂを６４Ｋ ＳＲＡＭの
ピン１に類似したノーコネクション（非接続）ピンとし
て確立するためには、ヒューズ回路１６ｂの適宜のヒュ
ーズを焼切せねばならない。ヒューズ１８ｂを焼切し、
次いでアドレスバッファ１４ｂのどの論理状態が完全に
機能的であるか又は修復可能な６４Ｋ ＳＲＡＭメモリ
となるかに依存してヒューズ２０ｂ又は２４ｂのいずれ
かが焼切される。機能的であるか又は修復可能な６４Ｋ
ＳＲＡＭメモリを得るためにはアドレスバッファ１４
ｂが高論理レベルでなければならない場合には、ヒュー
ズ１８ｂに加えてヒューズ２４ｂが焼切され且つプルア
ップ抵抗２２ｂがアドレスバッファ１４ｂを電源ＶＣＣ
へプルアップする。然しながら、機能的であるか又は修
復可能な６４Ｋ ＳＲＡＭメモリを得るためにはアドレ
スバッファ１４ｂが低論理レベルでなければならない場
合には、ヒューズ１８ｂに加えてヒューズ２０ｂが焼切
され且つプルダウン抵抗２６ｂがアドレスバッファ１４
ｂを電源ＶＳＳへプルダウンする。プルアップ抵抗２２
ｂ及びプルダウン抵抗２６ｂに対して選択される値は、
メモリ装置の入力リークを超えることがないように高い
ものであり、抵抗２２ｂ及び２６ｂの典型的な値はギガ
オーム範囲である。
ピン１に類似したノーコネクション（非接続）ピンとし
て確立するためには、ヒューズ回路１６ｂの適宜のヒュ
ーズを焼切せねばならない。ヒューズ１８ｂを焼切し、
次いでアドレスバッファ１４ｂのどの論理状態が完全に
機能的であるか又は修復可能な６４Ｋ ＳＲＡＭメモリ
となるかに依存してヒューズ２０ｂ又は２４ｂのいずれ
かが焼切される。機能的であるか又は修復可能な６４Ｋ
ＳＲＡＭメモリを得るためにはアドレスバッファ１４
ｂが高論理レベルでなければならない場合には、ヒュー
ズ１８ｂに加えてヒューズ２４ｂが焼切され且つプルア
ップ抵抗２２ｂがアドレスバッファ１４ｂを電源ＶＣＣ
へプルアップする。然しながら、機能的であるか又は修
復可能な６４Ｋ ＳＲＡＭメモリを得るためにはアドレ
スバッファ１４ｂが低論理レベルでなければならない場
合には、ヒューズ１８ｂに加えてヒューズ２０ｂが焼切
され且つプルダウン抵抗２６ｂがアドレスバッファ１４
ｂを電源ＶＳＳへプルダウンする。プルアップ抵抗２２
ｂ及びプルダウン抵抗２６ｂに対して選択される値は、
メモリ装置の入力リークを超えることがないように高い
ものであり、抵抗２２ｂ及び２６ｂの典型的な値はギガ
オーム範囲である。
【００２４】図３ａの回路１３ｂは特にＥＳＤ環境に対
して適している。ヒューズ回路１６ｂは図３に示したト
ランジスタを有するものではないので、ラッチアップ及
びトランジスタに関するその他のＥＳＤ懸念事項は存在
しない。
して適している。ヒューズ回路１６ｂは図３に示したト
ランジスタを有するものではないので、ラッチアップ及
びトランジスタに関するその他のＥＳＤ懸念事項は存在
しない。
【００２５】本発明は、図３及び４のトランジスタをバ
イポーラトランジスタと置換させることも可能である。
図３ｂを参照すると、ベースと、コレクタと、エミッタ
とを有するバイポーラトランジスタが示されている。当
業者にとって明らかな如く、図３ｂのバイポーラトラン
ジスタは、本発明の技術的範囲を逸脱することなしに、
回路にわずかな変更を施すだけで、図３及び４のＭＯＳ
トランジスタに置換させることが可能である。
イポーラトランジスタと置換させることも可能である。
図３ｂを参照すると、ベースと、コレクタと、エミッタ
とを有するバイポーラトランジスタが示されている。当
業者にとって明らかな如く、図３ｂのバイポーラトラン
ジスタは、本発明の技術的範囲を逸脱することなしに、
回路にわずかな変更を施すだけで、図３及び４のＭＯＳ
トランジスタに置換させることが可能である。
【００２６】例えばＥＳＤトランジスタ等のＥＳＤ保護
装置を使用し且つボンドパッドをＥＳＤ構成体から切断
させることによって、図３，３ａ，４の回路をＥＳＤ環
境において動作を向上させることが可能である。図５を
参照すると、図３の回路１０に類似した回路１００が示
されている。然しながら、図５は既存のＥＳＤ保護装置
を利用することによりＥＳＤトランジスタ１２４及び１
２６と複数個のヒューズ１０８とを使用している。ボン
ドパッド１０２が図示した如くヒューズ回路１０６を介
してアドレスバッファ１０４へボンディングされてい
る。ヒューズ回路１０６は、ＥＳＤ保護を与えることに
より図３のヒューズ回路１６と異なっている。ヒューズ
１１０及び１１８に加えて、ヒューズ回路１０６は図示
した如く複数個のヒューズ１０８ｂ，１８０ｃ，１８０
ｄ，．．．，１０８ｚへ並列接続したヒューズ１８０ａ
を有している。これらの並列接続された複数個のヒュー
ズ１０８は、ＥＳＤ条件において大量の電流を放電させ
ることが可能であり、且つ並列接続されているヒューズ
の数は回路１０に関する予測されるＥＳＤ要求の関数と
して変化することが可能である。互いに並列接続されて
いるヒューズ１０８の数が多ければ多いほど、回路１０
０が処理可能な電流の大きさは一層大きい。
装置を使用し且つボンドパッドをＥＳＤ構成体から切断
させることによって、図３，３ａ，４の回路をＥＳＤ環
境において動作を向上させることが可能である。図５を
参照すると、図３の回路１０に類似した回路１００が示
されている。然しながら、図５は既存のＥＳＤ保護装置
を利用することによりＥＳＤトランジスタ１２４及び１
２６と複数個のヒューズ１０８とを使用している。ボン
ドパッド１０２が図示した如くヒューズ回路１０６を介
してアドレスバッファ１０４へボンディングされてい
る。ヒューズ回路１０６は、ＥＳＤ保護を与えることに
より図３のヒューズ回路１６と異なっている。ヒューズ
１１０及び１１８に加えて、ヒューズ回路１０６は図示
した如く複数個のヒューズ１０８ｂ，１８０ｃ，１８０
ｄ，．．．，１０８ｚへ並列接続したヒューズ１８０ａ
を有している。これらの並列接続された複数個のヒュー
ズ１０８は、ＥＳＤ条件において大量の電流を放電させ
ることが可能であり、且つ並列接続されているヒューズ
の数は回路１０に関する予測されるＥＳＤ要求の関数と
して変化することが可能である。互いに並列接続されて
いるヒューズ１０８の数が多ければ多いほど、回路１０
０が処理可能な電流の大きさは一層大きい。
【００２７】ヒューズ１０８ａ，１０８ｂ，１０８ｃ，
１０８ｄ，．．．，１０８ｚの各々の第一端子は直列的
にボンドパッド１２へ接続しており且つヒューズ１０８
ａ，．．．，１０８ｚは互いに並列接続されている。ヒ
ューズ１０８ａ，．．．，１０８ｚの各々の第二端子は
ノード１２８へ接続しており、ノード１２８はヒューズ
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，．．．，１
０８ｚの第二端子と、トランジスタ１２４の第一ソース
／ドレイン端子と、トランジスタ１２６の第一ソース／
ドレイン端子と、アドレスバッファ１０４とに接続して
いる。ヒューズ１１０の第一端子はインバータ１１２の
第一端子及びトランジスタ１１６の第一ソース／ドレイ
ン端子へ接続している。インバータ１１２の第二端子は
インバータ１１４の第一端子及びトランジスタ１１６の
ゲート端子へ接続している。インバータ１１４の第二端
子はＥＳＤトランジスタ１２４のゲート端子へ接続して
いる。最後に、ヒューズ１１８の第一端子はトランジス
タ１２２の第一ソース／ドレイン端子及びインバータ１
２０の第一端子へ接続している。インバータ１２０の第
二端子はトランジスタ１２２のゲート端子及びＥＳＤト
ランジスタ１２６のゲート端子へ接続している。ＥＳＤ
トランジスタ１２４の第二ソース／ドレイン端子と、ヒ
ューズ１１０の第二端子と、ヒューズ１１８の第二端子
とは電源ＶＣＣへ接続している。トランジスタ１１６の
第二ソース／ドレイン端子と、トランジスタ１２２の第
二ソース／ドレイン端子と、ＥＳＤトランジスタ１２６
の第二ソース／ドレイン端子は電源ＶＳＳへ接続してい
る。
１０８ｄ，．．．，１０８ｚの各々の第一端子は直列的
にボンドパッド１２へ接続しており且つヒューズ１０８
ａ，．．．，１０８ｚは互いに並列接続されている。ヒ
ューズ１０８ａ，．．．，１０８ｚの各々の第二端子は
ノード１２８へ接続しており、ノード１２８はヒューズ
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，．．．，１
０８ｚの第二端子と、トランジスタ１２４の第一ソース
／ドレイン端子と、トランジスタ１２６の第一ソース／
ドレイン端子と、アドレスバッファ１０４とに接続して
いる。ヒューズ１１０の第一端子はインバータ１１２の
第一端子及びトランジスタ１１６の第一ソース／ドレイ
ン端子へ接続している。インバータ１１２の第二端子は
インバータ１１４の第一端子及びトランジスタ１１６の
ゲート端子へ接続している。インバータ１１４の第二端
子はＥＳＤトランジスタ１２４のゲート端子へ接続して
いる。最後に、ヒューズ１１８の第一端子はトランジス
タ１２２の第一ソース／ドレイン端子及びインバータ１
２０の第一端子へ接続している。インバータ１２０の第
二端子はトランジスタ１２２のゲート端子及びＥＳＤト
ランジスタ１２６のゲート端子へ接続している。ＥＳＤ
トランジスタ１２４の第二ソース／ドレイン端子と、ヒ
ューズ１１０の第二端子と、ヒューズ１１８の第二端子
とは電源ＶＣＣへ接続している。トランジスタ１１６の
第二ソース／ドレイン端子と、トランジスタ１２２の第
二ソース／ドレイン端子と、ＥＳＤトランジスタ１２６
の第二ソース／ドレイン端子は電源ＶＳＳへ接続してい
る。
【００２８】図３における如く、焼切されるべきヒュー
ズ回路１０６のヒューズは、ボンドパッド１０２が２５
６Ｋ ＳＲＡＭに対して適したアドレスパッドとして使
用するか又は６４Ｋ ＳＲＡＭに適したノーコネクショ
ン（非接続）パッドとして使用するかのいずれかによっ
て決定される。２５６Ｋ ＳＲＡＭの場合には、ヒュー
ズ回路１０６のヒューズは不変のままとされる。ボンド
パッド１０２を６４Ｋノーコネクション（非接続）ボン
ドパッドとして使用するためには、ヒューズ１０８ａ及
び例えばヒューズ１０８ｂ，１０８ｃ，１０８
ｄ，．．．，１０８ｚ等のヒューズ１０８ａと並列接続
されている全てのヒューズが焼切される。次いで、ヒュ
ーズ１０８ａ，．．．，１０８ｚに加えてヒューズ１１
０又はヒューズ１１８のいずれかが、アドレスバッファ
１０４のどの論理状態が完全に機能的であるか又は修復
可能な６４Ｋメモリとなるかに依存して焼切される。機
能的であるか又は修復可能なメモリを得るためにはアド
レスバッファ１０４が高論理レベルでなければならない
場合には、ヒューズ１０８及び１１０が焼切され且つＥ
ＳＤトランジスタ１２４がターンオンしてアドレスバッ
ファ１０４を電源電圧ＶＣＣへプルアップする。然しな
がら、機能的であるか又は修復可能な６４Ｋメモリを得
るためにはアドレスバッファ１０４が低論理レベルでな
ければならない場合には、ヒューズ１０８及び１１８が
焼切され且つＮチャンネルトランジスタ１２６がターン
オンしてアドレスバッファ１０４を接地へプルダウンす
る。
ズ回路１０６のヒューズは、ボンドパッド１０２が２５
６Ｋ ＳＲＡＭに対して適したアドレスパッドとして使
用するか又は６４Ｋ ＳＲＡＭに適したノーコネクショ
ン（非接続）パッドとして使用するかのいずれかによっ
て決定される。２５６Ｋ ＳＲＡＭの場合には、ヒュー
ズ回路１０６のヒューズは不変のままとされる。ボンド
パッド１０２を６４Ｋノーコネクション（非接続）ボン
ドパッドとして使用するためには、ヒューズ１０８ａ及
び例えばヒューズ１０８ｂ，１０８ｃ，１０８
ｄ，．．．，１０８ｚ等のヒューズ１０８ａと並列接続
されている全てのヒューズが焼切される。次いで、ヒュ
ーズ１０８ａ，．．．，１０８ｚに加えてヒューズ１１
０又はヒューズ１１８のいずれかが、アドレスバッファ
１０４のどの論理状態が完全に機能的であるか又は修復
可能な６４Ｋメモリとなるかに依存して焼切される。機
能的であるか又は修復可能なメモリを得るためにはアド
レスバッファ１０４が高論理レベルでなければならない
場合には、ヒューズ１０８及び１１０が焼切され且つＥ
ＳＤトランジスタ１２４がターンオンしてアドレスバッ
ファ１０４を電源電圧ＶＣＣへプルアップする。然しな
がら、機能的であるか又は修復可能な６４Ｋメモリを得
るためにはアドレスバッファ１０４が低論理レベルでな
ければならない場合には、ヒューズ１０８及び１１８が
焼切され且つＮチャンネルトランジスタ１２６がターン
オンしてアドレスバッファ１０４を接地へプルダウンす
る。
【００２９】図５のヒューズ回路１０６に示したＥＳＤ
トランジスタは、既存のＥＳＤ回路を利用し且つボンド
パッド４２及び８２をＥＳＤ回路から切断させるため
に、図４のヒューズ回路４６及びヒューズ回路７０へ同
様に適用させることが可能である。
トランジスタは、既存のＥＳＤ回路を利用し且つボンド
パッド４２及び８２をＥＳＤ回路から切断させるため
に、図４のヒューズ回路４６及びヒューズ回路７０へ同
様に適用させることが可能である。
【００３０】図６を参照すると、本発明の別の好適な実
施形態が示されている。回路１３０は、ボンドパッド１
３２を２５６Ｋ ＳＲＡＭアドレスボンドパッドとして
使用するか又は６４Ｋ ＳＲＡＭノーコネクション（非
接続）ボンドパッドとして使用するかのいずれかとして
選択的に使用するために、ヒューズ回路をトランジスタ
１４２，１４４，１５４，１５６から構成される入力バ
ッファ回路と結合させている。ボンドパッド１３２はト
ランジスタ１４４及び１５６のゲート端子へ接続してお
り、且つ信号１３４は、図示した如く、トランジスタ１
４４の第二ソース／ドレイン端子と、トランジスタ１５
６の第一ソース／ドレイン端子と、トランジスタ１５８
の第一ソース／ドレイン端子と、トランジスタ１６０の
第一ソース／ドレイン端子とに接続した共通ノード１４
５へ接続される。ヒューズ１３６の第一端子はトランジ
スタ１３８の第一ソース／ドレイン端子及びインバータ
１４０の第一端子へ接続されている。インバータ１４０
の第二端子はトランジスタ１３８のゲート端子及びトラ
ンジスタ１４２及び１６０のゲート端子へ接続してい
る。トランジスタ１４２の第一ソース／ドレイン端子は
トランジスタ１４４の第一ソース／ドレイン端子へ接続
している。ヒューズ１４６の第一端子はトランジスタ１
４８の第一ソース／ドレイン端子及びインバータ１５０
の第一端子へ接続している。インバータ１５０の第二端
子はインバータ１４８のゲート端子及びインバータ１５
２の第一端子へ接続している。インバータ１５２の第二
端子はトランジスタ１５４及び１５８のゲート端子へ接
続している。トランジスタ１５４の第一ソース／ドレイ
ン端子はトランジスタ１５６の第二ソース／ドレイン端
子へ接続している。ヒューズ１３６の第二端子と、ヒュ
ーズ１４６の第二端子と、トランジスタ１４２の第二ソ
ース／ドレイン端子と、トランジスタ１５８の第二ソー
ス／ドレイン端子とが電源ＶＣＣへ接続している。トラ
ンジスタ１３８の第二ソース／ドレイン端子と、トラン
ジスタ１４８の第二ソース／ドレイン端子と、トランジ
スタ１５４の第二ソース／ドレイン端子と、トランジス
タ１６０の第二ソース／ドレイン端子とが、電源ＶＳＳ
へ接続している。
施形態が示されている。回路１３０は、ボンドパッド１
３２を２５６Ｋ ＳＲＡＭアドレスボンドパッドとして
使用するか又は６４Ｋ ＳＲＡＭノーコネクション（非
接続）ボンドパッドとして使用するかのいずれかとして
選択的に使用するために、ヒューズ回路をトランジスタ
１４２，１４４，１５４，１５６から構成される入力バ
ッファ回路と結合させている。ボンドパッド１３２はト
ランジスタ１４４及び１５６のゲート端子へ接続してお
り、且つ信号１３４は、図示した如く、トランジスタ１
４４の第二ソース／ドレイン端子と、トランジスタ１５
６の第一ソース／ドレイン端子と、トランジスタ１５８
の第一ソース／ドレイン端子と、トランジスタ１６０の
第一ソース／ドレイン端子とに接続した共通ノード１４
５へ接続される。ヒューズ１３６の第一端子はトランジ
スタ１３８の第一ソース／ドレイン端子及びインバータ
１４０の第一端子へ接続されている。インバータ１４０
の第二端子はトランジスタ１３８のゲート端子及びトラ
ンジスタ１４２及び１６０のゲート端子へ接続してい
る。トランジスタ１４２の第一ソース／ドレイン端子は
トランジスタ１４４の第一ソース／ドレイン端子へ接続
している。ヒューズ１４６の第一端子はトランジスタ１
４８の第一ソース／ドレイン端子及びインバータ１５０
の第一端子へ接続している。インバータ１５０の第二端
子はインバータ１４８のゲート端子及びインバータ１５
２の第一端子へ接続している。インバータ１５２の第二
端子はトランジスタ１５４及び１５８のゲート端子へ接
続している。トランジスタ１５４の第一ソース／ドレイ
ン端子はトランジスタ１５６の第二ソース／ドレイン端
子へ接続している。ヒューズ１３６の第二端子と、ヒュ
ーズ１４６の第二端子と、トランジスタ１４２の第二ソ
ース／ドレイン端子と、トランジスタ１５８の第二ソー
ス／ドレイン端子とが電源ＶＣＣへ接続している。トラ
ンジスタ１３８の第二ソース／ドレイン端子と、トラン
ジスタ１４８の第二ソース／ドレイン端子と、トランジ
スタ１５４の第二ソース／ドレイン端子と、トランジス
タ１６０の第二ソース／ドレイン端子とが、電源ＶＳＳ
へ接続している。
【００３１】回路１３０の適宜のヒューズが焼切され
て、信号１３４が高又は低の論理状態へロックされた状
態をエミュレートする。ヒューズ１３６又はヒューズ１
４６を選択的に焼切することによって、トランジスタ１
４２，１４４，１５４，１５６から構成される入力バッ
ファ回路を制御するためにヒューズ１３６及び１４６を
使用することが可能である。ヒューズ１３６が焼切され
るとボンドパッド１３２が高論理状態にロックされた状
態をエミュレートし、一方ヒューズ１４６が焼切される
と、ボンドパッド１３２が低論理状態にロックされた状
態をエミュレートする。回路１３０が図３，４，５の場
合よりもより少ない数のヒューズを使用するものである
が、それは、又、より多くのトランジスタ及びトランジ
スタを包含する直列装置を使用しており、そのことは回
路１３０を介しての信号伝播を遅滞化する場合がある。
て、信号１３４が高又は低の論理状態へロックされた状
態をエミュレートする。ヒューズ１３６又はヒューズ１
４６を選択的に焼切することによって、トランジスタ１
４２，１４４，１５４，１５６から構成される入力バッ
ファ回路を制御するためにヒューズ１３６及び１４６を
使用することが可能である。ヒューズ１３６が焼切され
るとボンドパッド１３２が高論理状態にロックされた状
態をエミュレートし、一方ヒューズ１４６が焼切される
と、ボンドパッド１３２が低論理状態にロックされた状
態をエミュレートする。回路１３０が図３，４，５の場
合よりもより少ない数のヒューズを使用するものである
が、それは、又、より多くのトランジスタ及びトランジ
スタを包含する直列装置を使用しており、そのことは回
路１３０を介しての信号伝播を遅滞化する場合がある。
【００３２】図３，４，５，６に示した実施例は、ボン
ドパッドが、アドレスボンドパッドであるか、チップイ
ネーブルボンドパッドであるか、又はノーコネクション
（非接続）ボンドパッドであるかの機能性を選択的に決
定するためにヒューズ及びヒューズ回路を使用すること
が可能であることを示している。ヒューズに加えて、本
発明は、例えばＰＲＯＭ（書込可能リードオンリーメモ
リ）、ＥＰＲＯＭ（消去可能書込可能リードオンリーメ
モリ）、ＥＥＰＲＯＭ（電気的に消去可能書込可能リー
ドオンリーメモリ）、及びフラッシュＥＰＲＯＭ装置等
の非揮発性要素を使用することが可能である。
ドパッドが、アドレスボンドパッドであるか、チップイ
ネーブルボンドパッドであるか、又はノーコネクション
（非接続）ボンドパッドであるかの機能性を選択的に決
定するためにヒューズ及びヒューズ回路を使用すること
が可能であることを示している。ヒューズに加えて、本
発明は、例えばＰＲＯＭ（書込可能リードオンリーメモ
リ）、ＥＰＲＯＭ（消去可能書込可能リードオンリーメ
モリ）、ＥＥＰＲＯＭ（電気的に消去可能書込可能リー
ドオンリーメモリ）、及びフラッシュＥＰＲＯＭ装置等
の非揮発性要素を使用することが可能である。
【００３３】次に７ａ及び７ｂを参照すると、図３，３
ａ，４，５，６のヒューズ回路の代わりに使用すること
の可能なＥＥＰＲＯＭトランジスタ回路の実施例が示さ
れている。図７ａは、図３，３ａ，４，５，６において
使用したヒューズ回路と一貫した、ヒューズ１７２と、
トランジスタ１７４とインバータ１７６とから構成され
るヒューズ回路１７０を示している。本発明によれば、
ヒューズ回路１７０は、抵抗１８２と、ＥＥＰＲＯＭト
ランジスタ１８４と、インバータ１８６とを有する図７
ｂに示した簡単なＥＥＰＲＯＭトランジスタ回路１８０
と置換させることが可能である。抵抗１８２の第一端子
はＥＥＰＲＯＭトランジスタ１８４の第一ソース／ドレ
イン端子及びインバータ１８６の第一端子へ接続してい
る。ＥＥＰＲＯＭトランジスタ１８４のゲート端子及び
抵抗１８２の第二端子は電源ＶＣＣへ接続している。Ｅ
ＥＰＲＯＭトランジスタ１８４の第二ソース／ドレイン
端子は電源ＶＳＳへ接続している。ヒューズを焼切する
ことと同一の機能として、ＥＥＰＲＯＭトランジスタ回
路１８０は低スレッシュホールド電圧でプログラミング
即ち書込みが行なわれる。
ａ，４，５，６のヒューズ回路の代わりに使用すること
の可能なＥＥＰＲＯＭトランジスタ回路の実施例が示さ
れている。図７ａは、図３，３ａ，４，５，６において
使用したヒューズ回路と一貫した、ヒューズ１７２と、
トランジスタ１７４とインバータ１７６とから構成され
るヒューズ回路１７０を示している。本発明によれば、
ヒューズ回路１７０は、抵抗１８２と、ＥＥＰＲＯＭト
ランジスタ１８４と、インバータ１８６とを有する図７
ｂに示した簡単なＥＥＰＲＯＭトランジスタ回路１８０
と置換させることが可能である。抵抗１８２の第一端子
はＥＥＰＲＯＭトランジスタ１８４の第一ソース／ドレ
イン端子及びインバータ１８６の第一端子へ接続してい
る。ＥＥＰＲＯＭトランジスタ１８４のゲート端子及び
抵抗１８２の第二端子は電源ＶＣＣへ接続している。Ｅ
ＥＰＲＯＭトランジスタ１８４の第二ソース／ドレイン
端子は電源ＶＳＳへ接続している。ヒューズを焼切する
ことと同一の機能として、ＥＥＰＲＯＭトランジスタ回
路１８０は低スレッシュホールド電圧でプログラミング
即ち書込みが行なわれる。
【００３４】図８ａは図３，３ａ，４，５，６のヒュー
ズ回路と一貫性のあるヒューズ回路１９０を示してい
る。ヒューズ回路１９０は、図３，３ａ，４，５，６の
ヒューズ回路と同様に、ヒューズ１９２とトランジスタ
１９４と、インバータ１９６とを有しており、且つ図８
ｂのＥＥＰＲＯＭトランジスタ回路２００と置換させる
ことが可能である。ＥＥＰＲＯＭトランジスタ回路２０
０はトランジスタ２０２と、ＥＥＰＲＯＭトランジスタ
２０４と、インバータ２０６とから構成されている。ト
ランジスタ２０２の第一ソース／ドレイン端子はインバ
ータ２０６の第一端子及びＥＥＰＲＯＭトランジスタ２
０４の第一ソース／ドレイン端子へ接続している。トラ
ンジスタ２０２のゲート端子は図示した如くインバータ
２０６の第二端子へ接続している。トランジスタ２０２
の第二ソース／ドレイン端子及びＥＥＰＲＯＭトランジ
スタ２０４のゲート端子は電源ＶＣＣへ接続しており、
一方ＥＥＰＲＯＭトランジスタ２０４の第二ソース／ド
レイン端子は図示した如く電源ＶＳＳへ接続している。
ＥＥＰＲＯＭトランジスタ２０４は、通常、トランジス
タ２０２よりも一層強いトランジスタであり、従ってよ
り多くの電流を取扱うことが可能である。ＥＥＰＲＯＭ
トランジスタ２０４は、ヒューズを焼切することと同一
の機能を得るために低スレッシュホールド電圧でプログ
ラミング即ち書込みが行なわれる。
ズ回路と一貫性のあるヒューズ回路１９０を示してい
る。ヒューズ回路１９０は、図３，３ａ，４，５，６の
ヒューズ回路と同様に、ヒューズ１９２とトランジスタ
１９４と、インバータ１９６とを有しており、且つ図８
ｂのＥＥＰＲＯＭトランジスタ回路２００と置換させる
ことが可能である。ＥＥＰＲＯＭトランジスタ回路２０
０はトランジスタ２０２と、ＥＥＰＲＯＭトランジスタ
２０４と、インバータ２０６とから構成されている。ト
ランジスタ２０２の第一ソース／ドレイン端子はインバ
ータ２０６の第一端子及びＥＥＰＲＯＭトランジスタ２
０４の第一ソース／ドレイン端子へ接続している。トラ
ンジスタ２０２のゲート端子は図示した如くインバータ
２０６の第二端子へ接続している。トランジスタ２０２
の第二ソース／ドレイン端子及びＥＥＰＲＯＭトランジ
スタ２０４のゲート端子は電源ＶＣＣへ接続しており、
一方ＥＥＰＲＯＭトランジスタ２０４の第二ソース／ド
レイン端子は図示した如く電源ＶＳＳへ接続している。
ＥＥＰＲＯＭトランジスタ２０４は、通常、トランジス
タ２０２よりも一層強いトランジスタであり、従ってよ
り多くの電流を取扱うことが可能である。ＥＥＰＲＯＭ
トランジスタ２０４は、ヒューズを焼切することと同一
の機能を得るために低スレッシュホールド電圧でプログ
ラミング即ち書込みが行なわれる。
【００３５】本発明の主要な利点としては、修復不可能
な大きな密度のメモリ装置を小さな密度のメモリ装置と
して利用する場合に、所要の論理状態に強制されるヒュ
ーズによって制御されるアドレスが使用可能な冗長要素
の数を減少させるものでない場合には、使用可能な冗長
要素の量が大量して減少することはない。従って、２５
６Ｋ ＳＲＡＭメモリの冗長要素はそれから回復される
６４Ｋ ＳＲＡＭに対して使用することが可能である。
な大きな密度のメモリ装置を小さな密度のメモリ装置と
して利用する場合に、所要の論理状態に強制されるヒュ
ーズによって制御されるアドレスが使用可能な冗長要素
の数を減少させるものでない場合には、使用可能な冗長
要素の量が大量して減少することはない。従って、２５
６Ｋ ＳＲＡＭメモリの冗長要素はそれから回復される
６４Ｋ ＳＲＡＭに対して使用することが可能である。
【００３６】上述した如く、メモリ装置が２５６Ｋ装置
として修復可能ではないが６４ＫＳＲＡＭとして修復可
能であることが決定された後に、適宜のヒューズが焼切
されて２５６Ｋ ＳＲＡＭと同一のパッケージング及び
ボンディングを有する６４Ｋ ＳＲＡＭが画定される。
次いで、本発明に基づく選択回路を有するメモリ装置が
テスト期間中に、即ち典型的には焼切前／速度種類分け
期間中に種類分けされ、該メモリ装置がオリジナルの密
度を維持するものであるか又はそれがより小さなメモリ
装置へ密度が減少されたものであるかを決定する。例え
ば、２５６ＫＳＲＡＭをテストして、それが２５６Ｋ
ＳＲＡＭであるか又は２５６Ｋ ＳＲＡＭから回復され
る６４Ｋ ＳＲＡＭであるかを決定する。図３及び４の
２５６Ｋ又は６４ＫのＳＲＡＭの実施例の場合には、最
初に、Ｅ（反転）ピン２０が低論理状態でアドレス１３
ピン２６が低論理レベルとしたイネーブル状態で２５６
Ｋ装置がテストされる。図１ａに示した出力ピンＤＱ０
−ＤＱ７がリークし低インピーダンス条件であることを
表わす場合には、その装置は２５６Ｋ ＳＲＡＭであ
り、又これらの出力ピンがリークすることがなく、高イ
ンピーダンス条件であることを表わす場合には、ピン２
６が該装置をディスエーブル即ち動作不能状態とさせる
低論理レベル（Ｅ２）にあるので、該装置は６４Ｋ Ｓ
ＲＡＭである。次いで、それが２５６Ｋ ＳＲＡＭ又は
６４Ｋ ＳＲＡＭであるか否かに基づいて該装置をテス
トし、所定のビンへ類分けし且つ適宜ブランド付けを行
なう。従って、本発明によれば、問題のあるダブルイン
ク技術やその他の複雑な方法を使用することなしに、メ
モリ装置のダイを正確に識別し、次いでテストを行なっ
てパッケージングした後にソーティング即ち種類分けを
行なう。全ての装置が同一のパッケージング及びボンデ
ィングを使用するのでパッケージングは簡単である。従
来技術においては、６４Ｋ ＳＲＡＭ用のノーコネクシ
ョン（非接続）ピンは全くボンディングされておらず且
つ６４Ｋ ＳＲＡＭ用のチップイネーブルピンは２５６
Ｋ ＳＲＡＭのものとは異なるボンドパッドへボンディ
ングされていた。本発明は、６４Ｋ ＳＲＡＭのピン
１、ノーコネクション（非接続）ピン、２５６Ｋ ＳＲ
ＡＭのピン１、アドレスピンを同一のボンドパッドへボ
ンディングさせることを可能としている。
として修復可能ではないが６４ＫＳＲＡＭとして修復可
能であることが決定された後に、適宜のヒューズが焼切
されて２５６Ｋ ＳＲＡＭと同一のパッケージング及び
ボンディングを有する６４Ｋ ＳＲＡＭが画定される。
次いで、本発明に基づく選択回路を有するメモリ装置が
テスト期間中に、即ち典型的には焼切前／速度種類分け
期間中に種類分けされ、該メモリ装置がオリジナルの密
度を維持するものであるか又はそれがより小さなメモリ
装置へ密度が減少されたものであるかを決定する。例え
ば、２５６ＫＳＲＡＭをテストして、それが２５６Ｋ
ＳＲＡＭであるか又は２５６Ｋ ＳＲＡＭから回復され
る６４Ｋ ＳＲＡＭであるかを決定する。図３及び４の
２５６Ｋ又は６４ＫのＳＲＡＭの実施例の場合には、最
初に、Ｅ（反転）ピン２０が低論理状態でアドレス１３
ピン２６が低論理レベルとしたイネーブル状態で２５６
Ｋ装置がテストされる。図１ａに示した出力ピンＤＱ０
−ＤＱ７がリークし低インピーダンス条件であることを
表わす場合には、その装置は２５６Ｋ ＳＲＡＭであ
り、又これらの出力ピンがリークすることがなく、高イ
ンピーダンス条件であることを表わす場合には、ピン２
６が該装置をディスエーブル即ち動作不能状態とさせる
低論理レベル（Ｅ２）にあるので、該装置は６４Ｋ Ｓ
ＲＡＭである。次いで、それが２５６Ｋ ＳＲＡＭ又は
６４Ｋ ＳＲＡＭであるか否かに基づいて該装置をテス
トし、所定のビンへ類分けし且つ適宜ブランド付けを行
なう。従って、本発明によれば、問題のあるダブルイン
ク技術やその他の複雑な方法を使用することなしに、メ
モリ装置のダイを正確に識別し、次いでテストを行なっ
てパッケージングした後にソーティング即ち種類分けを
行なう。全ての装置が同一のパッケージング及びボンデ
ィングを使用するのでパッケージングは簡単である。従
来技術においては、６４Ｋ ＳＲＡＭ用のノーコネクシ
ョン（非接続）ピンは全くボンディングされておらず且
つ６４Ｋ ＳＲＡＭ用のチップイネーブルピンは２５６
Ｋ ＳＲＡＭのものとは異なるボンドパッドへボンディ
ングされていた。本発明は、６４Ｋ ＳＲＡＭのピン
１、ノーコネクション（非接続）ピン、２５６Ｋ ＳＲ
ＡＭのピン１、アドレスピンを同一のボンドパッドへボ
ンディングさせることを可能としている。
【００３７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明は、ＳＧＳ−トムソンマイクロエレ
クトロニクスインコーポレイテッドによって製造されて
いる１ＭｅｇバーストＲＡＭ及び５１２バーストＲＡＭ
にとっても適用可能なものである。２５６Ｋ ＳＲＡＭ
及び６４Ｋ ＳＲＡＭと類似して、１つのピンがアドレ
スピンではなくノーコネクション（非接続）ピンという
点を除いて、５１２バーストＲＡＭは１Ｍｅｇバースト
ＲＡＭと同一である。バーストＲＡＭの場合には、１Ｍ
ｅｇバーストＲＡＭからより小さな密度の５１２バース
トＲＡＭを画定するためには、１個のアドレスを制御す
ることが必要であるに過ぎない。バーストＲＡＭは本明
細書において説明した２５６Ｋ又は６４ＫのＳＲＡＭよ
りも一層密度の大きい装置であるので、本発明を使用し
て歩留まり低下を防止することの利点はより大きなもの
である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明は、ＳＧＳ−トムソンマイクロエレ
クトロニクスインコーポレイテッドによって製造されて
いる１ＭｅｇバーストＲＡＭ及び５１２バーストＲＡＭ
にとっても適用可能なものである。２５６Ｋ ＳＲＡＭ
及び６４Ｋ ＳＲＡＭと類似して、１つのピンがアドレ
スピンではなくノーコネクション（非接続）ピンという
点を除いて、５１２バーストＲＡＭは１Ｍｅｇバースト
ＲＡＭと同一である。バーストＲＡＭの場合には、１Ｍ
ｅｇバーストＲＡＭからより小さな密度の５１２バース
トＲＡＭを画定するためには、１個のアドレスを制御す
ることが必要であるに過ぎない。バーストＲＡＭは本明
細書において説明した２５６Ｋ又は６４ＫのＳＲＡＭよ
りも一層密度の大きい装置であるので、本発明を使用し
て歩留まり低下を防止することの利点はより大きなもの
である。
【図１ａ】 従来の２８ピン２５６Ｋ ＳＲＡＭを示し
たパッケージの概略図。
たパッケージの概略図。
【図１ｂ】 従来の２８ピン２５６Ｋ ＳＲＡＭのピン
名称を示した説明図。
名称を示した説明図。
【図２ａ】 従来の２８ピン６４Ｋ ＳＲＡＭを示した
パッケージの概略図。
パッケージの概略図。
【図２ｂ】 従来の２８ピン６４Ｋ ＳＲＡＭのピン名
称を示した説明図。
称を示した説明図。
【図３】 本発明の好適実施例に基づいて構成した第一
選択回路を示した概略図。
選択回路を示した概略図。
【図３ａ】 本発明の別の実施例に基づいて構成した第
一選択回路を示した概略図。
一選択回路を示した概略図。
【図３ｂ】 バイポーラトランジスタを示した概略図。
【図４】 本発明の第一好適実施例に基づいて構成した
第二選択回路を示した概略図。
第二選択回路を示した概略図。
【図５】 ＥＳＤ回路を使用する図３，３ａ，４の変形
例を示した概略図。
例を示した概略図。
【図６】 本発明の別の好適実施例に基づいて構成した
選択回路を示した概略図。
選択回路を示した概略図。
【図７ａ】 ヒューズ回路を示した概略図。
【図７ｂ】 図７ａのヒューズ回路と置換させることの
可能な抵抗要素を具備するＥＥＰＲＯＭトランジスタ回
路を示した概略図。
可能な抵抗要素を具備するＥＥＰＲＯＭトランジスタ回
路を示した概略図。
【図８ａ】 ヒューズ回路を示した概略図。
【図８ｂ】 図８ａのヒューズ回路と置換させることの
可能な抵抗性トランジスタ要素を有するＥＥＰＲＯＭト
ランジスタ回路を示した概略図。
可能な抵抗性トランジスタ要素を有するＥＥＰＲＯＭト
ランジスタ回路を示した概略図。
１０ 選択回路 １２ ボンドパッド １４ アドレスバッファ １６ ヒューズ回路 １８，２０，２８ ヒューズ ２２，２４，３０ インピーダンス ２６，３２，３４，３６ トランジスタ ３８ ノード
Claims (60)
- 【請求項１】 大密度メモリから小密度メモリを回復す
る方法において、 メモリ装置がより小さな密度のメモリ装置として回復さ
れることを決定するためにメモリ装置をテストし、 前記メモリ装置の第一ボンドパッドへ接続した少なくと
も第一アドレスバッファに対して適宜の論理状態を決定
し、尚前記第一アドレスバッファに対する前記適宜の論
理状態は前記より小さな密度のメモリ装置を画定し、 前記第一アドレスバッファに対する適宜の論理状態を前
記第一アドレスバッファ上に維持し且つ前記より小さな
密度のメモリ装置が画定されるように前記第一アドレス
バッファをして選択的に前記第一ボンドパッド上の第一
信号を無視させる、上記各ステップを有することを特徴
とする方法。 - 【請求項２】 請求項１において、前記選択的に無視さ
せるステップの後に、 前記メモリ装置と同一の態様で前記より小さな密度のメ
モリ装置をパッケージング及びボンディングし、 各メモリ装置を前記メモリ装置として又は前記より小さ
な密度のメモリ装置として画定するかにしたがって複数
個のメモリ装置を種類分けし、 各メモリ装置が前記メモリ装置としてか又は前記より小
さな密度のメモリ装置として定義されるかにしたがって
前記メモリ装置の各々にブランド付けする、上記各ステ
ップを有することを特徴とする方法。 - 【請求項３】 請求項１において、第一選択回路が、選
択的に前記第一アドレスバッファをして前記第一ボンド
パッド上の第一信号を無視させるために前記第一ボンド
パッドと直列接続した切断手段を有すると共に、プルア
ップ／プルダウンコンポーネントへ接続されており選択
的に前記第一アドレスバッファをして前記第一ボンドパ
ッド上の第一信号を無視させる場合に前記第一アドレス
バッファ上の適宜の論理状態を維持するためのプログラ
マブル手段を有することを特徴とする方法。 - 【請求項４】 請求項３において、前記切断手段が第一
ヒューズであり、且つ前記プログラマブル手段が第二ヒ
ューズであり、且つ前記第一ヒューズが焼切されると前
記第一アドレスバッファをして前記第一ボンドパッド上
の第一信号を無視させ、且つ前記第二ヒューズが焼切さ
れると前記第一アドレスバッファ上に適宜の論理状態を
維持することを特徴とする方法。 - 【請求項５】 請求項３において、前記切断手段がヒュ
ーズであり且つ前記プログラマブル手段がＥＥＰＲＯＭ
トランジスタであり、且つ前記ヒューズが焼切されると
前記第一アドレスバッファをして前記第一ボンドパッド
上の第一信号を無視させ、且つ前記ＥＥＰＲＯＭトラン
ジスタがプログラムされて前記第一アドレスバッファ上
の適宜の論理状態を維持することを特徴とする方法。 - 【請求項６】 請求項３において、前記切断手段がＥＥ
ＰＲＯＭトランジスタであり、且つ前記ＥＥＰＲＯＭト
ランジスタは前記第一アドレスバッファをして前記第一
ボンドパッド上の第一信号を無視させるべくプログラム
されることを特徴とする方法。 - 【請求項７】 請求項３において、前記プルアップ／プ
ルダウンコンポーネントがトランジスタであることを特
徴とする方法。 - 【請求項８】 請求項７において、前記プルアップ／プ
ルダウンコンポーネントがＭＯＳトランジスタであるこ
とを特徴とする方法。 - 【請求項９】 請求項７において、前記プルアップ／プ
ルダウンコンポーネントがバイポーラトランジスタであ
ることを特徴とする方法。 - 【請求項１０】 請求項７において、前記プルアップ／
プルダウンコンポーネントがＥＳＤトランジスタである
ことを特徴とする方法。 - 【請求項１１】 請求項３において、前記プルアップ／
プルダウンコンポーネントが抵抗であることを特徴とす
る方法。 - 【請求項１２】 請求項３において、前記第一選択回路
が、選択的に前記第一アドレスバッファをして前記第一
ボンドパッド上の第一信号を無視させる複数個の非揮発
性装置を有することを特徴とする方法。 - 【請求項１３】 請求項１２において、前記非揮発性装
置がＥＰＲＯＭ（消去可能書込可能リードオンリーメモ
リ）、ＥＥＰＲＯＭ（電気的に消去可能プログラム可能
リードオンリーメモリ）、フラッシュＥＰＲＯＭ（消去
可能書込可能リードオンリーメモリ）、又はＰＲＯＭ
（書込可能リードオンリーメモリ）装置とすることが可
能であることを特徴とする方法。 - 【請求項１４】 請求項３において、前記第一選択回路
がＥＳＤ保護を与え且つ少なくとも第一ＥＳＤ保護装置
を有することを特徴とする方法。 - 【請求項１５】 請求項１において、前記選択的に無視
させるステップが、更に、前記第一ボンドパッドが制御
バッファを制御することを許容することを特徴とする方
法。 - 【請求項１６】 請求項１５において、前記第一選択回
路が選択的に前記第一アドレスバッファをして前記第一
ボンドパッド上の第一信号を無視させるために前記第一
ボンドパッドと直列接続した切断手段を有すると共に、
プルアップ／プルダウンコンポーネントに接続されてお
り前記第一アドレスバッファ上の適宜の論理状態を維持
するためのプログラマブル手段を有することを特徴とす
る方法。 - 【請求項１７】 請求項１６において、前記切断手段が
第一ヒューズであり、且つ前記プログラマブル手段が第
二ヒューズであり、且つ前記第一ヒューズが焼切される
と前記第一アドレスバッファをして前記第一ボンドパッ
ド上の第一信号を無視させ、且つ前記第二ヒューズが焼
切されると前記第一アドレスバッファ上の適宜の論理状
態を維持することを特徴とする方法。 - 【請求項１８】 請求項１７において、第三ヒューズを
焼切することにより前記ボンドパッドが前記制御バッフ
ァを制御することが可能となることを特徴とする方法。 - 【請求項１９】 請求項１６において、前記第一選択回
路が、選択的に前記第一アドレスバッファをして前記第
一ボンドパッド上の前記第一信号を無視させる複数個の
非揮発性装置を有することを特徴とする方法。 - 【請求項２０】 請求項１９において、前記非揮発性装
置が、ＥＰＲＯＭ（消去可能書込可能リードオンリーメ
モリ）、ＥＥＰＲＯＭ（電気的に消去可能書込可能リー
ドオンリーメモリ）、フラッシュＥＰＲＯＭ（消去可能
書込可能リードオンリーメモリ）、又はＰＲＯＭ（書込
可能リードオンリーメモリ）装置とすることが可能であ
ることを特徴とする方法。 - 【請求項２１】 請求項１６において、前記第一選択回
路がＥＳＤ保護を与え、且つ少なくとも第一ＥＳＤ保護
装置を有することを特徴とする方法。 - 【請求項２２】 請求項１において、前記第一ボンドパ
ッドが前記メモリ装置及び前記より小さな密度のメモリ
装置の両方に対して前記第一アドレスバッファへ接続し
ており、且つプログラミング手段が選択的に前記第一ア
ドレスバッファをして前記第一ボンドパッド上の第一信
号を無視させ且つ前記メモリ装置の出力上に適宜の論理
状態を維持することを特徴とする方法。 - 【請求項２３】 請求項２２において、前記プログラミ
ング手段がヒューズであり、且つ前記ヒューズを焼切す
ることによって前記第一アドレスバッファをして前記第
一ボンドパッド上の第一信号を無視させることを特徴と
する方法。 - 【請求項２４】 請求項１において、前記メモリ装置に
対して、前記第一ボンドパッドはアドレスピンを表わし
ており、且つ前記より小さな密度の装置に対して前記第
一ボンドパッドは制御ピンを表わしていることを特徴と
する方法。 - 【請求項２５】 請求項２４において、前記制御ピンが
チップイネーブルピンであることを特徴とする方法。 - 【請求項２６】 請求項１において、前記メモリ装置の
場合には、前記第一ボンドパッドがアドレスピンを表わ
しており、且つ前記より小さな密度の装置の場合には、
前記第一ボンドパッドが非接続ピンを表わしていること
を特徴とする方法。 - 【請求項２７】 請求項２６において、前記メモリ装置
が２５６Ｋ ＳＲＡＭであり且つ前記より小さな密度の
メモリ装置が６４Ｋ ＳＲＡＭであることを特徴とする
方法。 - 【請求項２８】 請求項２６において、前記メモリ装置
が１ＭｅｇバーストＲＡＭであり、且つ前記より小さな
密度のメモリ装置が５１２ＫバーストＲＡＭであること
を特徴とする方法。 - 【請求項２９】 請求項１において、前記より小さな密
度のメモリ装置を画定する第一アドレスバッファ用の適
宜の論理状態が前記メモリ装置の複数個の冗長要素への
アクセスを制限するものではないことを特徴とする方
法。 - 【請求項３０】 メモリ装置のボンドパッド上の入力信
号を選択的に無視するメモリ構成体において、 入力信号を受取るボンドパッドが設けられており、 前記ボンドパッドはメモリ装置のパッケージへボンドさ
れており、 アドレスバッファが設けられており、 前記アドレスバッファが前記ボンドパッド上の入力信号
を選択的に無視することを許容する選択回路が設けられ
ている、ことを特徴とするメモリ構成体。 - 【請求項３１】 請求項３０において、前記ボンドパッ
ド上の信号が無視される場合には、前記選択回路が前記
アドレスバッファ上の論理状態を強制し、且つ前記アド
レスバッファの論理状態が前記メモリ装置の回復可能な
部分へ指向することを特徴とするメモリ構成体。 - 【請求項３２】 請求項３１において、前記選択回路
が、前記アドレスバッファをして前記ボンドパッド上の
入力信号を無視させるために選択的に焼切される複数個
のヒューズを有することを特徴とするメモリ構成体。 - 【請求項３３】 メモリ装置からより小さな密度のメモ
リ装置を回復するメモリ構成体において、 第一信号を受取りパッケージへボンドされている第一ボ
ンドパッドが設けられており、 第一アドレスバッファが設けられており、 前記第一ボンドパッドと前記第一アドレスバッファとに
接続され且つそれらの間に存在しており且つ選択的に前
記第一アドレスバッファをして前記第一ボンドパッド上
の第一信号を無視させる第一選択回路が設けられてお
り、従って前記第一アドレスバッファに対する適宜の論
理状態が前記第一アドレスバッファ上に維持され且つよ
り小さいな密度のメモリ装置が画定されることを特徴と
するメモリ構成体。 - 【請求項３４】 請求項３３において、第一選択回路が
選択的に前記第一アドレスバッファをして前記第一ボン
ドパッド上の第一信号を無視させるために前記第一ボン
ドパッドと直列接続した切断手段を有しており、且つプ
ルアップ／プルダウンコンポーネントへ接続されており
選択的に前記第一アドレスバッファをして前記第一ボン
ドパッド上の第一信号を無視させると前記第一アドレス
バッファ上に適宜の論理状態を維持するプログラマブル
手段を有することを特徴とするメモリ構成体。 - 【請求項３５】 請求項３４において、前記切断手段が
第一ヒューズであり、且つ前記プログラマブル手段が第
二ヒューズであり、且つ前記第一ヒューズが焼切される
と前記第一アドレスバッファをして前記第一ボンドパッ
ド上の第一信号を無視させ、且つ前記第二ヒューズが焼
切されると前記第一アドレスバッファ上に適宜の論理状
態が維持されることを特徴とするメモリ構成体。 - 【請求項３６】 請求項３３において、前記切断手段が
ヒューズであり且つ前記プログラマブル手段がＥＥＰＲ
ＯＭトランジスタであり、且つ前記ヒューズが焼切され
ると、前記第一アドレスバッファをして前記第一ボンド
パッド上の第一信号が無視され、且つ前記第一ＥＥＰＲ
ＯＭトラジスタがプログラムされて前記第一アドレスバ
ッファ上に前記適宜の論理状態を維持することを特徴と
するメモリ構成体。 - 【請求項３７】 請求項３４において、前記切断手段が
ＥＥＰＲＯＭトランジスタであり、且つ前記ＥＥＰＲＯ
Ｍトランジスタがプログラムされて前記第一アドレスバ
ッファをして前記第一ボンドパッド上の第一信号を無視
させることを特徴とするメモリ構成体。 - 【請求項３８】 請求項３４において、前記プルアップ
／プルダウンコンポーネントがトランジスタであること
を特徴とするメモリ構成体。 - 【請求項３９】 請求項３８において、前記プルアップ
／プルダウンコンポーネントがＭＯＳトランジスタであ
ることを特徴とするメモリ構成体。 - 【請求項４０】 請求項３８において、前記プルアップ
／プルダウンコンポーネントがバイポーラトランジスタ
であることを特徴とするメモリ構成体。 - 【請求項４１】 請求項３８において、前記プルアップ
／プルダウンコンポーネントがＥＳＤトランジスタであ
ることを特徴とするメモリ構成体。 - 【請求項４２】 請求項３４において、前記プルアップ
／プルダウンコンポーネントが抵抗であることを特徴と
するメモリ構成体。 - 【請求項４３】 請求項３４において、前記第一選択回
路が、選択的に前記第一アドレスバッファをして前記第
一ボンドパッド上の第一信号を無視させる複数個の非揮
発性装置を有することを特徴とするメモリ構成体。 - 【請求項４４】 請求項４３において、前記非揮発性装
置が、ＥＰＲＯＭ（消去可能書込可能リードオンリーメ
モリ）、ＥＥＰＲＯＭ（電気的に消去可能書込可能リー
ドオンリーメモリ）、フラッシュＥＰＲＯＭ（消去可能
書込可能リードオンリーメモリ）、又はＰＲＯＭ（書込
可能リードオンリーメモリ）装置とすることが可能であ
ることを特徴とするメモリ構成体。 - 【請求項４５】 請求項３４において、前記第一選択回
路がＥＳＤ保護を与え且つ少なくとも第一ＥＳＤ保護装
置を有することを特徴とするメモリ構成体。 - 【請求項４６】 請求項３３において、前記選択的に無
視させるステップが、更に、前記第一ボンドパッドをし
て制御バッファを制御することを許容することを特徴と
するメモリ構成体。 - 【請求項４７】 請求項４６において、前記第一選択回
路が選択的に前記第一アドレスバッファをして前記第一
ボンドパッド上の第一信号を無視させるために前記第一
ボンドパッドと直列接続した切断手段を有すると共に、
プルアップ／プルダウンコンポーネントへ接続されてお
り前記第一アドレスバッファ上に適宜の論理状態を維持
するためのプログラマブル手段を有することを特徴とす
るメモリ構成体。 - 【請求項４８】 請求項４７において、前記切断手段が
第一ヒューズであり且つ前記プログラマブル手段が第二
ヒューズであり、且つ前記第一ヒューズが焼切されると
前記第一アドレスバッファをして前記第一ボンドパッド
上の第一信号を無視させ、且つ前記第二ヒューズが焼切
されると前記第一アドレスバッファ上に適宜の論理状態
を維持することを特徴とするメモリ構成体。 - 【請求項４９】 請求項４８において、第三ヒューズを
焼切することにより前記ボンドパッドが前記制御バッフ
ァを制御することを可能とすることを特徴とするメモリ
構成体。 - 【請求項５０】 請求項４７において、前記第一選択回
路が、選択的に前記第一アドレスバッファをして前記第
一ボンドパッド上の第一信号を無視させる複数個の非揮
発性装置を有することを特徴とするメモリ構成体。 - 【請求項５１】 請求項５０において、前記非揮発性装
置がＥＰＲＯＭ（消去可能書込可能リードオンリーメモ
リ）、ＥＥＰＲＯＭ（電気的に消去可能書込可能リード
オンリーメモリ）、フラッシュＥＰＲＯＭ（消去可能書
込可能リードオンリーメモリ）、又はＰＲＯＭ（書込可
能リードオンリーメモリ）装置とすることが可能である
ことを特徴とするメモリ構成体。 - 【請求項５２】 請求項４７において、前記第一選択回
路がＥＳＤ保護を与え且つ少なくとも第一ＥＳＤ保護装
置を有することを特徴とするメモリ構成体。 - 【請求項５３】 請求項３３において、前記第一ボンド
パッドが前記メモリ装置及び前記より小さな密度のメモ
リ装置の両方に対して前記第一アドレスバッファへ接続
しており、且つプログラミング手段が選択的に前記第一
アドレスバッファをして前記第一ボンドパッド上の第一
信号を無視させ且つ前記メモリ装置の出力上に適宜の論
理状態を維持することを特徴とするメモリ構成体。 - 【請求項５４】 請求項５３において、前記書込手段が
ヒューズであり且つ前記ヒューズを焼切することによっ
て前記第一アドレスバッファをして前記第一ボンドパッ
ド上の第一信号を無視させることを特徴とするメモリ構
成体。 - 【請求項５５】 請求項３３において、前記メモリ装置
の場合には、前記第一ボンドパッドがアドレスピンを表
わしており、且つ前記より小さな密度の装置の場合に
は、前記第一ボンドパッドが制御ピンを表わしているこ
とを特徴とするメモリ構成体。 - 【請求項５６】 請求項５５において、前記制御ピンが
チップイネーブルピンであることを特徴とするメモリ構
成体。 - 【請求項５７】 請求項３３において、前記メモリ装置
の場合には、前記第一ボンドパッドがアドレスピンを表
わしており、且つ前記より小さな密度の装置の場合に
は、前記第一ボンドパッドが非接続ピンを表わしている
ことを特徴とするメモリ構成体。 - 【請求項５８】 請求項５７において、前記メモリ装置
が２５６Ｋ ＳＲＡＭであり且つ前記より小さな密度の
メモリ装置が６４Ｋ ＳＲＡＭであることを特徴とする
メモリ構成体。 - 【請求項５９】 請求項５７において、前記メモリ装置
が１ＭｅｇバーストＲＡＭであり且つ前記より小さな密
度のメモリ装置が５１２ＫバーストＲＡＭであることを
特徴とするメモリ構成体。 - 【請求項６０】 請求項３３において、前記より小さな
密度のメモリ装置を画定する前記第一アドレスバッファ
に対する適宜の論理状態が前記メモリ装置の複数個の冗
長要素へのアクセスを制限するものではないことを特徴
とするメモリ構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20282794A | 1994-02-28 | 1994-02-28 | |
| US202827 | 1994-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850800A true JPH0850800A (ja) | 1996-02-20 |
Family
ID=22751423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7040880A Pending JPH0850800A (ja) | 1994-02-28 | 1995-02-28 | 高密度メモリから小密度メモリを回復する方法及び構成体 |
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