CN101534183B - 一种基于fpga实时可配置的数字相关器 - Google Patents

Abstract

本发明公开了一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器和数字相关电路；高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；数据格式转换电路运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；数字相关电路利用FPGA实现，把DSP送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，通过相关峰来修正跳信号，实现跳频初同步。本发明对接收到的每位RXD信号进行了多次相关判断，不会出现漏相关和误相关，增强了相关器的可靠性。

Description

一种基于FPGA实时可配置的数字相关器

技术领域

本发明涉及一种跳频同步技术，特别是涉及一种基于现场可编程门阵列(FPGA)实时可配置的数字相关器。

背景技术

跳频通信系统具有抗干扰、抗多径衰落和保密性强的特点。跳频技术是由于电子对抗的需要被首先应用于军事通信系统，如英国的Racal公司的Jaguar-H跳频电台，美国的联合战术信息分发系统(JTIDS)等。由于跳频技术在军事通信方面取得了巨大的成功，近年来在民用通信上也得到了越来越广泛地应用，例如在数字蜂窝移动通信系统中，其中蓝牙技术是其在民用领域的一个典型应用。

目前的跳频通信都是射频跳频，即跳频信号的载波在一组伪随机序列码的控制下不断地跳变，因此，跳频同步在跳频通信系统中占有非常重要的地位，是整个系统得以正确通信的基础。实现跳频同步的方法主要有以下四种：1)利用一个专门信道来传递同步信息的独立信道法；2)基于网络中的一个公共时钟来实现同步的参考时钟法；3)把同步信息隐含在发送的信息序列中的自同步法；4)通信前发送一个同步字头来实现同步的同步字头法。其中，同步字头法具有同步搜索快、可靠性强和容易实现的特点，被运用得最多。同步字头法是通过收信机的数字相关器对同步字头的捕获来实现的，这一过程称为初同步(即捕获)，它是精同步(即跟踪)过程的前提，也是跳频通信同步的关键点。因此，设计出高性能的数字相关器是非常必要的。

上世纪八十年代末FPGA出现后，FPGA以其高速、可靠、低功耗和强大的功能迅速成为了当今数字硬件电路设计的首选。已有的数字相关器都是基于FPGA技术，具有很好的灵活性和通用性。参见图2，现有基于FPGA技术的数字相关器(赵明忠，电子工程师，2002，28(5)：35-36)包括：两个移位寄存器；一个比较器；一个运算处理单元；一个判决单元。该数字相关器可以捕捉到同步字头并输出相关峰，但它对接收数据是每比特采样一次，数字相关器能否正确接收到数据完全依赖于采样点的好坏，容易出现漏相关和误相关现象，可靠性不强。此外该相关器还存在实时性不强和同步定位不够精确的问题。在当前的电子对抗和民用产品中，为了获得更高的抗干扰能力和保密性能，跳频速率越来越快，对跳频同步的实时性和精度也提出了更高的要求，因此迫切需要一种精度高、可靠性和实时性强的数字相关器。

发明内容

本发明的目的在于克服数字相关器现有技术的缺点，提供一种可靠性和实时性强、精度高、可重新配置的数字相关器。

通过对FPGA的重新配置，该数字相关器可通用于各种跳频通信系统。还增设跳信号(即每跳起始位置的指示信号)生成电路，通过相关峰对跳信号的修正，该数字相关器能够帮助收信机直接实现初同步。

本发明的目的通过如下技术方案实现：

一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器、数字相关电路；所述高速ADC的输出端与数据格式转换电路的输入端相连，数据格式转换电路的输出端与数字相关电路的输入端RXD相连，DSP的使能信号输出端与数字相关电路的使能信号输入端相连，DSP的地址总线与数字相关电路的地址总线相连，DSP的数据总线与数字相关电路的数据总线相连，数字相关电路的输出端与外部电路相连接；所述的高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；所述的数据格式转换电路包括判决单元和数据缓存单元，先运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；所述的DSP通过总线给数字相关电路传送相关码；所述数字相关电路利用FPGA实现，把DSP送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。

为进一步实现本发明目的，所述的FPGA优选为Spartan3系列的xc3s1000型FPGA。

所述的数字相关电路和数据格式转换电路运优选用同一块FPGA来实现。

所述的数字相关电路由接收数据模块、相关处理模块和跳信号生成电路组成；所述的接收数据模块按功能由接收选通电路、接收相关码单元、采样时钟电路和采样RXD单元组成；接收选通电路根据对DSP控制信号的判断来产生接收相关码选通信号；接收相关码单元为存储相关码的RAM，兼容8位和16位数据总线；采样时钟电路根据对FPGA的配置来生成不同速率的采样时钟，实现对RXD信号不同倍数的采样；采样RXD单元由n个移位寄存器组成，n等于采样倍数，移位寄存器的位数等于相关码的宽度；

所述的相关处理模块按功能由比较器、计数电路、门限判决单元和相关计数器组成；所述比较器根据每采样一次RXD信号，对相关码与接收到的RXD信号进行同或运算；计数电路计算同或结果中‘1’的个数；门限判决单元对计数结果与正负门限值进行比较，判断是否相关，正负门限值可通过对FPGA进行配置来获得；相关计数器统计每位RXD信号相关的次数，超过相关阈值便输出相关峰，相关阈值可通过对FPGA的配置设置为不同的值。

所述的高速ADC是指采样速率在60Msps以上的ADC，通过欠采样的方式对接收数据的进行采集。

相对于现有技术，本发明具有如下优点和突出的效果：

(1)本发明对接收到的每位RXD信号进行了多次相关判断，不会出现漏相关和误相关，增强了相关器的可靠性。

(2)对FPGA的编程采用了参数化的方法，使数字相关电路具有很大的灵活性，通过对FPGA的重新配置，该数字相关器可通用于各种跳频通信系统。

(3)本发明对接收到的每位RXD信号进行了多次相关判断，可以准确地定位出系统的最佳接收点。通过最佳接收点来修正生成的跳信号，使系统能够更加迅速、精确地实现跳频初同步。

(4)在比较器中，把全部相关码与接收到的RXD信号同时进行比较，提高了相关器的实时性。

(5)在相关计数器中，若相关次数大于采样倍数，计数器会自动清零并输出相关峰，使数字相关器具有自动纠错的能力。

(6)数据格式转换电路采用FPGA来编程实现，不会出现由于比较器的温度漂移而造成误判。可通过对FPGA的重新配置来实现不同速率的转换。

附图说明

图1是本发明的用于跳频同步的数字相关器基本组成示意图。

图2是现有技术装置的数字相关器组成框图。

图3是本发明的数字相关电路组成框图。

图4是本发明的数据格式转换电路的判决单元的电路图。

图5是本发明的数字相关电路的电路图。

图6是数字相关电路的相关处理的流程图。

图7是输出相关峰的流程图。

具体实施方式

下面结合附图和实施方式对本发明作进一步描述，需要说明的是本发明要求保护的范围并不局限于实施例记载的范围。

图1是本发明的用于跳频同步的数字相关器基本组成示意图。图中Clk为系统时钟，RXD为待比较的数据，CE为片选信号，RD为读有效信号，WE为写有效信号，Addr为地址总线，Data为数据总线，Hop为输出的跳信号，error为出错标志位，Cor_peak为输出的相关峰。如图1所示，运用于跳频通信系统中实现跳频同步的数字相关器包括高速ADC1、数据格式转换电路2、DSP3和数字相关电路4。高速ADC1的输出端与数据格式转换电路2的输入端相连，数据格式转换电路2的输出端与数字相关电路4的输入端RXD相连，DSP3的使能信号输出端CE、RD和WE分别与数字相关电路4的使能信号输入端CE、RD和WE相连，DSP3的地址总线Addr与数字相关电路4的地址总线Addr相连，DSP3的数据总线Data与数字相关电路4的数据总线Data相连，数字相关电路4的输出端与外部电路相连接。

高速ADC1接收的是经鉴频解调后的模拟信号，通过欠采样的方式对这些信号进行模数转换。高速ADC1可以选用Maxim公司的12位65Msps模数转换器MAX1211。欠采样是指，根据奈奎斯特带通信号采样定理，采样频率大于信号带宽2倍以上就可避免频谱混叠。用欠采样的方式对接收信号进行采集，保证在频谱不混叠的情况下，以最小的采样频率进行信号采集，从而减少了后面电路的数据运算量。

数据格式转换电路2的功能是将ADC采样量化后的数据格式转换为适合相关处理的数据格式。数据格式转换电路2包括判决单元和数据缓存单元。判决单元和数据缓存单元采用同一片FPGA来实现。在本实施例中，FPGA可以选用Xilinx公司Spartan3系列的xc3s1000型号。图4为判决单元的电路图，图中管脚接收的是ADC量化后的12位输出信号，如图4所示，首先把系统时钟经过分频器21得到采样时钟TCK，这个采样时钟的速率与高速ADC1的采样速率相同，因此分频器21进行多少分频由系统时钟的速率和高速ADC1的采样速率之比所决定。TCK与寄存器22的触发端CP相连，在每个TCK的上升沿读取FPGA上对应12个管脚的值到寄存器22，然后再将寄存器22的值与门限值寄存器23的输出值送到比较器24中进行比较，大于门限值就为1否，则为0，这里门限值寄存器23的输出值被定义为高速ADC1量化最大值的一半，从而把12位数据转换成一位数据Dout，Dout与数据缓存单元的输入相连。图4电路都是在FPGA上通过编程实现的，该判决电路与传统的单纯依靠比较器进行的判决相比，不会出现由于温度飘移而造成的误判，提高了判决单元的可靠性。数据缓存单元的功能是把输入的数据速率降为基带信号的速率。在本实施例中，数据缓存单元可以通过一个具有不同读、写数据速率的RAM来实现，写数据速率等于判决单元中TCK的速率，读数据速率等于基带信号的速率，基带信号的速率作为电路的一个参数，可在FPGA初始化时或者在一个任务周期结束后对其进行重新设定。对FPGA的重新设定是指在FPGA初始化时设置好基带信号的速率，然后把该值通过参数映射的方式传到数据缓存单元。一旦设定好该值后，在一个任务周期内不能改变这个参数值。若要改变参数值，则应在一个任务周期结束以后，对该值进行重新设定，来满足需求。基带信号的速率通常为几十到几百Kbps之间，在本实施例中，基带信号的速率参数设置为200，它表示基带信号的速率为系统时钟的200分频，本实施例的系统时钟为12.8MHz，因此基带信号的速率为64Kbps。通过对基带信号的速率的不同设置，数据缓存单元可实现不同速率的转换，提高了系统的灵活性。

DSP3的功能是在数字相关电路4接收RXD信号之前，通过总线把相关码写入数字相关电路4中。在本实施例中，DSP3可以选用TI公司的TMS320VC5510。

数字相关电路4的功能是进行相关运算输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。相应的，数字相关电路4可划分接收数据模块、相关处理模块、跳信号生成电路三部分。数字相关电路4利用FPGA来实现，整个设计采用同步设计。因为xc3s1000型号FPGA的门资源足够大，在FPGA里面编程实现的各个电路模块是互相独立的，功能也不同，该数字相关电路4可以和数据格式转换电路2是运用同一块FPGA来实现。在本实施例中，可以选用Xilinx公司Spartan3系列的xc3s1000型号的FPGA。

接收数据模块的功能是接收来自DSP3的相关码和来自数据格式转换电路2的RXD信号。如图3、5所示，接收数据模块按功能可进一步划分为接收选通电路41、接收相关码单元42、采样时钟电路43和采样RXD单元44。接收选通电路41的作用是通过判断DSP3的控制信号来产生接收相关码选通信号。在本实施例中，在地址选通后，当CE信号和WE信号对应的FPGA引脚为高，RD信号对应的FPGA引脚为低时，输出一个选通信号到接收相关码单元42。地址寄存器411预先存放了DSP3分配给数字相关电路4的地址，地址寄存器411和地址总线的值在第一比较器412中进行比较，若相等则第一比较器412输出为‘1’。把第一比较器412的输出、CE管脚、WE管脚、RD管脚经过第一非门413后的输出，都和第一与门414的输入端相连，第一与门414的输出端和RAM425的使能端en相连。接收相关码单元42功能是在接收相关码选通信号有效时，从数据总线接收相关码并将其存入RAM。接收相关码单元42中总线的宽度、相关码的宽度、每组相关码的宽度、相关码的组数可通过对FPGA的重新配置来满足不同跳频通信系统的需求，这里对FPGA的重新配置是指在FPGA初始化时设置好这些参数值，然后把这些参数值通过参数映射的方式传到接收相关码单元，在不同的跳频通信系统中，相应的参数设置为不同的值。一旦设定好参数值后，在一个任务周期内任何一个参数的值都不能改变。若要改变参数值，则应在一个任务周期结束以后，对相应的参数值进行重新设定，来满足需求。其中总线的宽度一般为8位或16位；相关码的宽度即是系统中相关码的位数，它等于每组相关码的宽度和相关码组数的乘积；跳频通信系统中出于安全的考虑，相关码又被细分为几组，每组相关码的宽度根据系统要求进行设置，一般不超过32位。在本实施例中，总线的宽度为16，相关码的宽度为60，每组相关码的宽度为15，相关码的组数为4。接收相关码单元42兼容8位和16位的数据总线，为了保证准确、完整地接收相关码，在接收相关码之前，通过比较数据总线的宽度和每组相关码的宽度，得出一组相关码需要经过数据总线传输的次数；同时接收相关码单元42中包含有相关码的组数计数器，DSP3可通过查询计数器的值来确保FPGA完整地接收了相关码。在本实施例中总线宽度大于每组相关码的宽度，因此数据总线一次就可以传输一组相关码。图中第一与门414的输出信号作为RAM425的写使能信号we，数据总线和RAM425的数据输入端相连，每组相关码宽度寄存器421和总线宽度寄存器422与第二比较器423的两输入端相接，在第二比较器423做比较后把每组相关码需要经过数据总线传输的次数发送到第一计数器424，第一计数器424即为组数计数器，第一计数器424的输出与RAM425的使能端en相连，第一与门414的输出为第一计数器424的脉冲信号，每接收一次数据总线上的相关码，第一计数器424的值就加1，接收完一组相关码后，第一计数器424的值清零，等待下一组相关码的到来。采样时钟电路43的功能是利用系统时钟分频来产生采样时钟。图中系统时钟CLK经过第一分频器431得到采样时钟RCK，第一分频器431中进行多少分频由系统时钟的速率和采样时钟的速率决定，采样时钟的速率为基带信号的速率和采样倍数的乘积。采样倍数可通过对FPGA的重新配置来调节，采样倍数作为电路的一个参数，可在FPGA初始化时或者在一个任务周期结束后对其进行重新设定，来实现对RXD信号不同倍数的采样。在本实施例中，采样倍数可以设置为8，又因为系统时钟为12.8MHz，基带信号的速率为64Kbps，因此对系统时钟CLK进行25分频便可得到采样时钟RCK。采样RXD单元44由8(采样倍数)个移位寄存器组成，每个移位寄存器的位数等于相关码的宽度。采样RXD单元44的功能是在每个采样时钟的上升沿对RXD信号进行采样，把采样结果依次存入各个移位寄存器中，这样接收完一位RXD信号后，每个移位寄存器都寄存了当前输入的RXD信号。图中第一移位寄存器441、第二移位寄存器442、第三移位寄存器443、第四移位寄存器444、第五移位寄存器445、第六移位寄存器446、第七移位寄存器447、第八移位寄存器448为存放RXD的8个移位寄存器，它们的数据输入端都与RXD相连，它们的输出端都与多路选择器4410连接，多路选择器4410把8个移位寄存器的值循环送至第三比较器452进行比较。第九移位寄存器449的8个并行输出端Q1Q2Q3Q4Q5Q6Q7Q8分别和第一移位寄存器441、第二移位寄存器442、第三移位寄存器443、第四移位寄存器444、第五移位寄存器445、第六移位寄存器446、第七移位寄存器447、第八移位寄存器448的触发使能端CP相连，Q8还与第九移位寄存器449的串行输入端Din连接，采样时钟RCK作为第九移位寄存器449的触发信号，上升沿有效，Q1Q2Q3Q4Q5Q6Q7Q8的初始值为10000000，第九移位寄存器449在RCK的作用下循环右移。

相关处理模块的功能是对相关码与接收到的RXD信号进行相关运算，若相关则输出相关峰。如图3、5所示，相关处理模块按功能又可分为比较器45、计数电路46、门限判决单元47和相关计数器48。比较器45的作用是每采样一次RXD信号，就对相关码与寄存RXD信号的当前移位寄存器进行同或运算。进行比较时目前常用的方法是一个系统时钟比较一位相关码，如果有M位相关码，用了1个比较器，则需要M个系统时钟才能得到比较结果。本发明同时比较所有的相关码，使用了M个比较器，加大了FPGA逻辑资源的开销，但只需1个系统时钟就可得到比较结果，提高了相关器的实时性。图中RAM425的输出和多路选择器4410的输出分别发送到第三比较器452的两个输入端，RCK经过第一D触发器451后接入第三比较器452的触发使能端，使得第三比较器452在RCK上升沿到达后的下一个系统时钟才进行比较，这时多路选择器4410的输出已经稳定。M位相关码在第三比较器452内同时做同或运算，第三比较器452把运算结果送入第三计数器461。计数电路46的作用是计算同或结果中‘1’的个数，同或结果为‘1’代表相关码与接收到的RXD对应位相同。图中第三计数器461即为计数电路，它统计第三比较器452比较结果中‘1’的个数，然后再把结果分别发送到第四比较器473和第五比较器474的一个输入端。门限判决单元47的作用是对计数结果与正负门限值进行比较，判断是否相关，同时置正负相关标志位，以供DSP3查询，正负门限值可通过对FPGA进行重新配置来满足系统的要求。对FPGA的重新配置是指将正负门限值作为电路的参数，可在FPGA初始化时或者在一个任务周期结束后对其进行重新设定，提高了系统的灵活性。正负门限值就是该跳频通信系统的错误容限，错误容限一般在1～5之间，它们的取值由系统所要求的精度决定。在本实施例中，正门限值取(M-2)，负门限值取2，它表示存储RXD的移位寄存器中的值与M位相关码之间有(M-2)位以上相同则为正相关，若(M-2)位以上不相同则为负相关，其它情况视为不相关。图中第三计数器461的输出结果先与正门限值在第四比较器473中进行比较，大于正门限值则输出为‘1’，反之则输出为‘0’，第四比较器473的输出发送至第一或门475和第五比较器474的使能端en，en表示低电平有效，第五比较器474在第四比较器473输出为‘0’的时才对第三计数器461的输出结果和负门限值进行比较，第五比较器474的输出发送至第一或门475的另一个输入端。第一或门475的输出就是相关结果。相关计数器48的作用是统计接收每位RXD信号时相关的次数，超过相关阈值便输出相关峰，相关阈值可通过对FPGA的配置设置为不同的值，相关阈值作为电路的参数，可在FPGA初始化时或者在一个任务周期结束后对其进行重新设定。相关阈值通常取值为采样倍数的一半，在本实施例中，相关阈值取4，表示相关计数器的值大于等于4时才能输出相关峰。图中第四计数器482即为相关计数器，它对第一或门475的输出进行计数。第二计数器481是个模5计数器，它的输出与第四计数器482的使能端en相连，同时和第二与门484的一个输入端相连，它在RCK的上升沿到来后的第5个系统时钟输出高电平，因为从RCK的上升沿开始，对RXD进行采样，经过比较器45、计数电路46、门限判决单元47，在第5个系统时钟第一或门475得到了稳定的相关结果。第一或门475输出经第二非门483和第二与门484的另一个输入端相连，第二与门484的输出和第六比较器487的使能端en相连，同时经过第二D触发器486接入第四计数器482的清零端CLR。当第一或门475得到的结果为相关时，第四计数器482把相关次数加1，第二与门484的输出为低电平，第六比较器487不工作；当第一或门475得到的结果为不相关时，第四计数器482的值不变，第二与门484的输出为高电平，第六比较器487对第四计数器482的值和相关阈值寄存器485的值进行比较，大于相关阈值则输出相关峰，否则不输出相关峰，不管是否输出相关峰在下一个系统时钟都把第四计数器482的值清零。

跳信号生成电路49按照每跳的宽度来生成跳信号，当检测到相关峰时，修正跳信号的位置，使其与发信机的跳信号同步。所述的修正是指将最佳接收点到下一跳的跳信号之间的间隔调整为尾部的宽度。根据通信理论，输出相关峰时连续相关N次的中间时刻为该信号的最佳接收点。其中每跳总的宽度和尾部的宽度定义为采样时钟的倍数，每跳总的宽度由系统每跳发送的位数加前后保护位数来决定，尾部的宽度一般略大于后保护位数，它们的值可通过对FPGA进行重新配置来调整。对FPGA的重新配置是将每跳总的宽度和尾部的宽度作为电路的参数，可在FPGA初始化时或者在一个任务周期结束后对其进行重新设定，以调整精度。在本实施例中，每跳发送的位数为60，前后保护位数各为2，采样倍数为8，因此每跳总的宽度设置为512。理想情况下，得到相关峰时连续相关了8次，此时最佳接收点与下一跳的跳信号之间间隔了19个采样时钟，因此可将尾部的宽度设置为19。下面结合图5对跳信号生成电路49做进一步的说明。图中的第五计数器491和第六计数器492都对RCK进行计数，它们的输出作为第二或门493的两个输入，第五计数器491的输出还与第六计数器492的清零端CLR相连，第六比较器487的输出作为第五计数器491的使能信号。第五计数器491是个模19计数器，它在计数满时输出一个正脉冲，通过第二或门493输出一个跳信号，同时将第六计数器492的值清零。第六计数器492是个模512计数器，它在计数满时输出一个正脉冲，通过第二或门493输出一个跳信号。

下面结合图6对数字相关器4进行相关处理的流程作详细的说明。如图6所示，首先是对系统进行初始化，即按照系统要求将参数设置为相应的值，该参数包括：总线的宽度、相关码的宽度、每组相关码的宽度、相关码的组数、采样倍数、正门限值、负门限值、相关阈值、每跳总的宽度、尾部的宽度。其中总线的宽度由使用的硬件决定，在本实施例中总线的宽度为16；相关码的宽度是指全部相关码的位数，它等于每组相关码的宽度和相关码组数的乘积，每组相关码的宽度根据系统要求进行设置，在本实施例中，相关码的宽度为60，每组相关码的宽度为15，相关码的组数为4；采样倍数是指对RXD进行几倍采样，在本实施例中采样倍数为8；正负门限值就是该系统的错误容限，在本实施例中，正门限值取(M-2)，它表示接收到的RXD与M位相关码之间有(M-2)位以上相同则为正相关，负门限值取2，它表示收到的RXD与M位相关码之间有(M-2)位以上不相同则为负相关，其它情况视为不相关；相关阈值是指输出相关峰时最少需要达到连续相关的次数，通常取为采样倍数的一半，在本实施例中相关阈值取4；每跳总的宽度由系统每跳发送的位数加前后保护位数来决定，尾部的宽度是指最佳接收点与下一跳的跳信号之间的间隔，每跳总的宽度和尾部的宽度定义为采样时钟的倍数，在本实施例中，每跳总的宽度为512，尾部的宽度为19。本发明采用了参数化设计，采用参数化设计的优点是使数字相关电路具有很大的灵活性，通过对各个参数的重新设置，该数字相关器4可通用于各种跳频通信系统。在系统初始化后开始接收数据，接收数据包括接收相关码和采样RXD信号。接收相关码是在接收选通信号有效时接收来自DSP3的相关码。采样RXD信号是在每个采样时钟的上升沿采样来自数据格式转换电路2的RXD信号，并把采样数据存入对应的移位寄存器。每采样一次，便把当前移位寄存器存储的全部数据与相关码进行比较，即进行同或运算。然后统计运算结果中‘1’的个数，将统计结果与正门限值进行比较，若大于正门限值则将相关计数器48加1，然后返回等待下一个采样时钟上升沿的到来；若小于正门限值则再与负门限值进行比较，小于负门限值则同样把相关计数器48加1，然后返回等待下一个采样时钟上升沿的到来。这样只需一次计数就能判断出正负相关。若上述比较结果既不大于正门限值又不小于负门限值(即不相关)，则再判断前面是否已连续相关N次(N为相关阈值，通常取值为采样倍数的一半)以上，如果是则输出一个相关峰，反之则把相关计数器48清零，并返回等待下一个采样时钟上升沿的到来。现有的技术方案对接收到的每位RXD信号只进行一次采样和比较，相关判断结果的正误完全依赖于采样点的好坏，容易出现漏相关和误相关。本发明对接收到的每位RXD信号都进行了多次采样和比较，并在这多次的比较结果中只有连续出现规定次数以上的相关才被认为是真正的相关。对每位RXD信号进行多次相关判断不会出现漏相关和误相关，增强了相关器的可靠性。已有的数字相关器只有输出相关峰的功能，与数字相关器相连的外部电路再根据相关峰的上升沿来修正跳信号。由于相关峰的上升沿并非是最佳接收点，因此用相关峰的上升沿来修正跳信号无法使收信机的跳信号与发信机的跳信号达到精确同步。在数字相关器4中加入跳信号生成电路49是本发明对现有技术的又一改进。在数字相关器4中加入跳信号生成电路49的优点是可以利用产生相关峰时的最佳接收点来精确地修正跳信号。当没有检测到相关峰时，跳信号生成电路49按照每跳的宽度来生成跳信号，当检测到相关峰时，则用最佳接收点来修正跳信号的位置，使其与发信机的跳信号同步，进而实现跳频通信的初同步。

如图7所示，相关判断过程如下：在每个采样时钟的上升沿到来时采样RXD信号，然后经过比较器45、计数电路46、门限判决单元47，即在每次采样后的第5个系统时钟，相关计数器48读取到门限判决单元47的稳定输出。输出相关峰的过程又可分为三个状态：状态一称为初始状态，相关计数器48的值为0。在每次采样后的第5个系统时钟，读取相关判断的结果，如果相关，则相关计数器48加1并进入状态二；如果不相关，则停留在状态一。状态二称为前相关状态，相关计数器48的值大于0又小于4(相关阈值)。在每次采样后的第5个系统时钟，读取相关判断的结果，如果相关，则相关计数器48加1，这时再查看相关计数器48的值，若为4则进入状态三，反之则停留在状态二；如果相关判断得到的结果为不相关，则返回状态一，同时将相关计数器48清零。状态三称为准相关状态，相关计数器48的值大于等于4。在每次采样后的第5个系统时钟，读取相关判断的结果，如果相关，则相关计数器48加1；如果不相关，则输出一个相关峰，然后返回状态一，同时将相关计数器48清零。在这里相关计数器48还具有自动纠错的能力，若相关计数器48的值等于8而相关判断依然输出相关，则自动停止相关计数，输出一个相关峰，返回状态一，同时将相关计数器48清零，置出错标志位error。

Claims (5)

1.一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器、数字相关电路；其特征在于，所述高速ADC的输出端与数据格式转换电路的输入端相连，数据格式转换电路的输出端与数字相关电路的输入端RXD相连，数字信号处理器的使能信号输出端与数字相关电路的使能信号输入端相连，数字信号处理器的地址总线与数字相关电路的地址总线相连，数字信号处理器的数据总线与数字相关电路的数据总线相连，数字相关电路的输出端与外部电路相连接；

所述的高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；所述的数据格式转换电路包括判决单元和数据缓存单元，先运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；所述的数字信号处理器通过总线给数字相关电路传送相关码；所述数字相关电路利用FPGA实现，把数字信号处理器送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。

2.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的FPGA为Spartan3系列的xc3s1000型FPGA。

3.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的数字相关电路和数据格式转换电路运用同一块FPGA来实现。

4.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的数字相关电路由接收数据模块、相关处理模块和跳信号生成电路组成；所述的接收数据模块按功能由接收选通电路、接收相关码单元、采样时钟电路和采样RXD单元组成；接收选通电路根据对数字信号处理器控制信号的判断来产生接收相关码选通信号；接收相关码单元为存储相关码的RAM，兼容8位和16位数据总线；采样时钟电路根据对FPGA的配置来生成不同速率的采样时钟，实现对RXD信号不同倍数的采样；采样RXD单元由n个移位寄存器组成，n等于采样倍数，移位寄存器的位数等于相关码的宽度；

所述的相关处理模块按功能由比较器、计数电路、门限判决单元和相关计数器组成；所述比较器根据每采样一次RXD信号，对相关码与接收到的RXD信号进行同或运算；计数电路计算同或结果中‘1’的个数；门限判决单元对计数结果与正负门限值进行比较，判断是否相关，正负门限值可通过对FPGA进行配置来获得；相关计数器统计每位RXD信号相关的次数，超过相关阈值便输出相关峰，相关阈值可通过对FPGA的配置设置为不同的值。

5.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的高速ADC是指采样速率在60Msps以上的ADC，通过欠采样的方式对接收数据的进行采集。

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