CN115602211A - 输入采样系统、方法、存储介质及计算机设备 - Google Patents

输入采样系统、方法、存储介质及计算机设备 Download PDF

Info

Publication number
CN115602211A
CN115602211A CN202110769181.4A CN202110769181A CN115602211A CN 115602211 A CN115602211 A CN 115602211A CN 202110769181 A CN202110769181 A CN 202110769181A CN 115602211 A CN115602211 A CN 115602211A
Authority
CN
China
Prior art keywords
signal
control
chip selection
command
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110769181.4A
Other languages
English (en)
Inventor
黄泽群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110769181.4A priority Critical patent/CN115602211A/zh
Priority to PCT/CN2021/129258 priority patent/WO2023279607A1/zh
Priority to US18/152,998 priority patent/US20230147404A1/en
Publication of CN115602211A publication Critical patent/CN115602211A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electronic Switches (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明涉及一种输入采样系统、方法、存储介质及计算机设备，包括：信号处理模块，用于接收初始片选信号及控制/命令信号，并向后拓宽所述初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制所述第一片选信号中有效信号的结束时刻晚于所述控制/命令信号中有效信号的结束时刻；输入采样模块，与所述信号处理模块连接，用于接收所述控制/命令信号、所述第一片选信号及时钟脉冲信号，并根据所述第一片选信号和所述时钟脉冲信号对所述控制/命令信号采样。上述输入采样系统、方法、存储介质及计算机设备能够避免控制/命令信号采样失效。

Description

输入采样系统、方法、存储介质及计算机设备
技术领域
本申请涉及集成电路技术领域，特别是涉及一种输入采样系统、方法、存储介质及计算机设备。
背景技术
目前，在双倍速率(DDR，Double Data Rate)同步动态随机存储器的输入采样系统中，控制/命令(C/A，Command/Address)信号和时钟信号分别通过接收器进入采样电路，接着基于时钟信号采样C/A信号，然后输出同步的C/A信号，用于做之后的逻辑运算。但是由于动态随机存取存储器(DRAM，Dynamic Random Access Memory)的双列直插式存储模块(DIMM，Dual Inline Memory Modules)设计中C/A信号是多个DRAM共享的，具体的DRAM控制由片选(CS，chip select)信号区分开来。不同的DRAM共用C/A数据总线以接收同一个C/A信号，并接收不同的CS信号。因此，需要根据片选信号，来确定所接收到的C/A信号是否有效。
然而，随着动态随机存储器的频率提升，C/A信号的和CS信号的脉冲宽度不断收窄。由于C/A信号和CS信号所经过的路径不同，在CS信号选择C/A信号的逻辑电路处，就会出现CS信号和C/A信号的偏离(skew)，使得C/A信号中有效信号的结束时刻晚于CS信号中有效信号的结束时刻。在考虑到工艺、电压和温度变化(PVT，Process Voltage&Temperaturevariation)的影响下，选择之后的C/A信号脉冲的有效宽度就会变窄，无法采集到CS信号中有效信号结束后的C/A信号，从而可能使C/A采样失效。
发明内容
基于此，有必要针对上述问题提供一种输入采样系统、方法、存储介质及计算机设备。
为了实现上述目的，一方面，本发明提供了一种输入采样系统，包括：
信号处理模块，用于接收初始片选信号及控制/命令信号，并向后拓宽所述初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制所述第一片选信号中有效信号的结束时刻晚于所述控制/命令信号中有效信号的结束时刻；
输入采样模块，与所述信号处理模块连接，用于接收所述控制/命令信号、所述第一片选信号及时钟脉冲信号，并根据所述第一片选信号和所述时钟脉冲信号对所述控制/命令信号采样。
在其中一个实施例中，还包括：
信号产生模块，与所述信号处理模块连接，用于发出所述初始片选信号和所述控制/命令信号，所述信号产生模块发出所述初始片选信号的时刻早于所述控制/命令信号的时刻，以控制所述初始片选信号中有效信号到来的时刻早于所述控制/命令信号中有效信号的到来时刻。
在其中一个实施例中，所述信号处理模块还用于向前拓宽所述初始片选信号中有效信号的脉冲宽度，以控制所述第一片选信号中有效信号的到来时刻早于所述控制/命令信号中有效信号的到来时刻。
在其中一个实施例中，所述信号处理模块包括：
初始片选信号接收单元，用于接收所述初始片选信号并对所述初始片选信号进行延迟后输出第二片选信号；
控制/命令信号接收单元，用于接收所述控制/命令信号并对所述控制/命令信号进行延迟后输出第一控制/命令信号，所述初始片选信号接收单元的绝对延时小于所述控制/命令信号接收单元的绝对延时；
逻辑处理单元，与所述初始片选信号接收单元、所述控制/命令信号接收单元连接，用于对所述第二片选信号进行延迟得到第三片选信号，并根据所述第二片选信号和所述第三片选信号得到所述第一片选信号，所述第一片选信号中有效信号的到来时刻与所述第二片选信号中有效信号的到来时刻相同且所述第一片选信号中有效信号的结束时刻与所述第三片选信号中有效信号的结束时刻相同。
在其中一个实施例中，所述初始片选信号接收单元包括第一比较器，所述第一比较器的正相输入端输入所述初始片选信号，所述第一比较器的反相输入端输入第一基准电压，所述第一比较器的输出端输出所述第二片选信号，在所述初始片选信号的电压大于所述第一基准电压时所述第二片选信号为高电平信号且在所述初始片选信号的电压小于所述第一基准电压时所述第二片选信号为低电平信号，所述第二片选信号中的低电平信号为所述第二片选信号的有效信号。
在其中一个实施例中，所述控制/命令信号接收单元包括第二比较器，所述第二比较器的正相输入端输入所述控制/命令信号，所述第二比较器的反相输入端输入第二基准电压，所述第二比较器的输出端输出所述第一控制/命令信号，在所述控制/命令信号的电压大于所述第二基准电压时所述第一控制/命令信号为高电平信号且在所述控制/命令信号的电压小于所述第二基准电压时所述第一控制/命令信号为低电平信号。
在其中一个实施例中，所述逻辑处理单元包括：
第三比较器，所述第三比较器的正相输入端用于接收第一时钟信号，所述第三比较器的反相输入端用于接收第二时钟信号，所述第三比较器用于比较所述第一时钟信号和所述第二时钟信号以输出时钟脉冲信号；
触发器，所述触发器的第一输入端与所述初始片选信号接收单元的输出端连接以接收所述第二片选信号，所述触发器的第二输入端与所述第三比较器连接以接收所述时钟脉冲信号，所述触发器用于根据所述时钟脉冲信号对所述第二片选信号进行延迟以得到所述第三片选信号；
与门，所述与门的第一输入端与所述初始片选信号接收单元的输出端连接以接收所述第二片选信号，所述与门的第二输入端与所述触发器的输出端连接以接收所述第三片选信号，所述与门用于对所述第二片选信号和所述第三片选信号进行逻辑与后得到所述第一片选信号。
在其中一个实施例中，所述触发器为上升沿触发器，所述上升沿触发器输出的所述第三片选信号中的有效信号的到来时刻与所述第二片选信号的有效信号到来后所述时钟脉冲信号的第一个上升沿到来的时刻相同。
在其中一个实施例中，所述时钟脉冲信号为周期性信号，所述初始片选信号、所述第二片选信号、所述第三片选信号及所述第一片选信号的有效信号均为低电平信号。
在其中一个实施例中，所述输入采样模块包括：
输入信号获取单元，所述输入信号获取单元的第一输入端与所述与门的输出端连接以接收所述第一片选信号，所述输入信号获取单元的第二输入端与所述控制/命令信号接收单元连接以接收所述第一控制/命令信号，所述输入信号获取单元用于在所述第一片选信号的有效信号期间对所述第一控制/命令信号进行采样以得到控制/命令输入信号；
输入采样单元，所述输入采样单元的第一输入端与所述输入信号获取单元的输出端连接以接收所述控制/命令输入信号，所述输入采样单元的第二输入端与所述第三比较器的输出端连接以接收所述时钟脉冲信号，所述输入采样单元用于基于所述时钟脉冲信号对所述控制/命令输入信号进行采样得到控制/命令输出信号。
在其中一个实施例中，所述输入信号获取单元包括：
非门，所述非门的输入端与所述控制/命令信号接收单元连接以接收所述第一控制/命令信号，所述非门用于对所述第一控制/命令信号进行取反得到第二控制/命令信号；
或非门，所述或非门的第一输入端与所述与门的输出端连接以接收所述第一片选信号，所述或非门的第二输入端与所述非门的输出端连接以接收所述第二控制/命令信号，所述或非门用于对所述第二控制/命令信号和所述第一片选信号进行逻辑或非后得到所述控制/命令输入信号。
一种输入采样方法，所述方法包括：
获取初始片选信号及控制/命令信号；
向后拓宽所述初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制所述第一片选信号中有效信号的结束时刻晚于所述控制/命令信号中有效信号的结束时刻；
获取时钟脉冲信号；
基于所述第一片选信号和所述时钟脉冲信号对所述控制/命令信号采样。
在其中一个实施例中，还包括：
向前拓宽所述初始片选信号中有效信号的脉冲宽度，以控制所述第一片选信号中有效信号的到来时刻早于所述控制/命令信号中有效信号的到来时刻。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现如上中任一项所述的方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上任一项所述的方法的步骤。
上述输入采样系统、方法、存储介质及计算机设备通过向后拓宽初始片选信号中有效信号的脉冲宽度得到第一片选信号，从而根据第一片选信号和时钟信号对控制命令信号进行采样时，由于第一片选信号中有效信号的结束时刻晚于原来的初始片选信号中有效信号的结束时刻，使得即便控制/命令信号相比于初始片选信号偏离，控制/命令信号中有效信号的持续时间段仍然被包含在第一片选信号的有效信号的持续时间段内。因此，能够避免控制/命令信号采样失效。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的输入采样系统的结构框图；
图2为本申请一实施例中提供的输入采样系统中各信号的波形图；
图3为本申请另一实施例中提供的输入采样系统的结构框图；
图4为本申请又一实施例中提供的输入采样系统的结构框图；
图5为本申请另一实施例中提供的输入采样系统中各信号的波形图；
图6为本申请一实施例中提供的输入采样系统的电路图；
图7为本申请一实施例中提供的输入采样方法的流程图。
附图标记说明：
11、信号产生模块；12、信号处理模块；13、输入采样模块；121、初始片选信号接收单元；122、控制/命令信号接收单元；123、逻辑处理单元；131、输入信号获取单元；132、输入采样单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本申请提供一种输入采样系统。输入采样系统包括信号处理模块12及输入采样模块13。信号处理模块12用于接收初始片选信号及控制/命令信号，并向后拓宽初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制第一片选信号中有效信号的结束时刻晚于控制/命令信号中有效信号的结束时刻。输入采样模块13与信号处理模块12连接，用于接收控制/命令信号、第一片选信号及时钟脉冲信号，并根据第一片选信号和时钟脉冲信号对控制/命令信号采样。
具体的，请一并参阅图2，信号处理模块12接收初始片选信号CS_n及控制/命令信号C/A。不同DRAM中输入采样系统的信号处理模块12所接收是同一个控制/命令信号C/A，且接收不同的初始片选信号CS_n。各个信号处理模块12所接收的初始片选信号CS_n可以根据各个DRAM所工作的时间段进行配置。初始片选信号CS_n及控制/命令信号C/A可以由输入采样系统外部的设备发出，并由信号处理模块12接收；也可以配置为初始片选信号CS_n及控制/命令信号C/A由输入采样系统产生。
信号处理模块12对接收到的初始片选信号CS_n进行改进，向后拓宽初始片选信号CS_n中有效信号的脉冲宽度得到第一片选信号CS_1。本实施例中，向后拓宽初始片选信号CS_n中有效信号的脉冲宽度指的是基于时间向后拓宽初始片选信号CS_n中有效信号的脉冲宽度，使得第一片选信号CS_1中有效信号的结束时刻晚于初始片选信号CS_n中有效信号的结束时刻，且第一片选信号CS_1中有效信号的脉冲宽度大于初始片选信号CS_n中有效信号的脉冲宽度。对初始片选信号CS_n向后拓宽的宽度根据实际需求进行配置，使得满足第一片选信号CS_1中有效信号的结束时刻晚于控制/命令信号C/A中有效信号的结束时刻。
输入采样模块13与信号处理模块12连接从而获得信号处理模块12所输出的控制/命令信号C/A及第一片选信号CS_1。输入采样模块13还接收输入采样系统外部的设备发出的或者由输入采样系统产生的时钟脉冲信号，并根据第一片选信号CS_1和时钟脉冲信号对控制/命令信号C/A采样。在输入采样模块13对控制/命令信号C/A采样时，由于第一片选信号CS_1中有效信号的结束时刻晚于控制/命令信号C/A中有效信号的结束时刻，从而当控制/命令信号C/A相比于初始片选信号CS_n发生偏离，控制/命令信号C/A中有效信号的结束时刻晚于初始片选信号CS_n中有效信号的结束时刻时，能够保证控制/命令信号C/A中有效信号维持的时间段在第一片选信号CS_1中有效信号维持的时间段内，从而能够采集到完整的控制/命令信号C/A。
上述输入采样系统通过对接收到的初始片选信号CS_n进行改进，使得不同DRAM的输入采样系统基于对应的改进后的初始片选信号CS_n即第一片选信号CS_1分别对控制命令信号C/A进行采样。当输入采样系统没有接收到初始片选信号CS_n或者第一片选信号CS_1表现为无效信号时，即便该输入采样系统接收到控制/命令信号C/A也不会执行，即屏蔽控制/命令信号C/A，从而使得输入采样系统内部没有数据翻转，从而节省输入采样系统的功耗。当输入采样系统接收到第一片选信号CS_1中的有效信号时采样并执行控制命令信号C/A。在采样控制命令信号C/A时，由于第一片选信号CS_1相比于初始片选信号CS_n向后拓宽了有效信号的脉冲宽度，使得即便控制/命令信号C/A相比于初始片选信号CS_n发生偏离，控制/命令信号C/A中有效信号的结束时刻晚于初始片选信号CS_n中有效信号的结束时刻时，能够保证控制/命令信号C/A中有效信号维持的时间段在第一片选信号CS_1中有效信号维持的时间段内，从而能够采集到完整的控制/命令信号C/A，避免控制/命令信号C/A失效。
在一些示例中，请参阅图2和图3，输入采样系统还包括信号产生模块11。信号产生模块11与信号处理模块12连接。信号产生模块11用于发出初始片选信号CS_n和控制/命令信号C/A，且信号产生模块11发出初始片选信号CS_n的时刻早于控制/命令信号C/A的时刻，以控制初始片选信号CS_n中有效信号到来的时刻早于控制/命令信号C/A中有效信号的到来时刻。
具体的，信号产生模块11控制向处理模块发出初始片选信号CS_n中有效信号和控制/命令信号C/A信号中有效信号的时刻，使得初始片选信号CS_n中有效信号提前发出，而之后信号处理模块12又将接收到的初始片选信号CS_n向后拓宽，相当于将初始片选信号CS_n向前拓宽且向后拓宽，使得无论控制/命令信号C/A向前偏离还是向后偏离(向前偏离和向后偏离均为基于时间上的偏离)均能够保证基于第一片选信号CS_1对控制/命令信号C/A采样时，控制/命令信号C/A中有效信号的维持时间段在第一片选信号CS_1中有效信号所维持时间段内，从而保证采集到完整的控制/命令信号C/A。
在另一些示例中，请参阅图5，信号处理模块12还用于向前拓宽初始片选信号CS_n中有效信号的脉冲宽度，以控制第一片选信号CS_1中有效信号的到来时刻早于控制/命令信号C/A中有效信号的到来时刻。
具体的，向前拓宽初始片选信号CS_n中有效信号的脉冲宽度指的是相对于传统技术中所接收到的片选信号CS_4基于时间向前拓宽初始片选信号CS_n中有效信号的脉冲宽度。在传统技术中，输入采样系统在接收到初始片选信号CS_n和控制/命令信号C/A后，会对初始片选信号CS_n进行延迟后得到片选信号CS_4并对控制/命令信号C/A进行延迟，延迟后的片选信号CS_4中有效信号和控制/命令信号C/A中有效信号的到来时刻可以为同一时刻，基于片选信号CS_4对延迟后的控制/命令信号C/A采样。本实施例中，信号处理模块12可以对接收到的初始片选信号CS_n和控制/命令信号C/A均进行延迟，但对初始片选信号CS_n的延迟时间可以小于传统技术中对初始片选信号CS_n的延迟时间，使得初始片选信号CS_n中有效信号的到来时刻早于控制/命令信号C/A中有效信号的到来时刻，从而达到向前拓宽初始片选信号CS_n中有效信号的脉冲宽度的目的。
本实施例中，第一片选信号CS_1中有效信号相比于传统的片选信号CS_4提前发出且向后拓宽，使得无论控制/命令信号C/A向前偏离还是向后偏离(向前偏离和向后偏离均为基于时间上的偏离)均能够保证基于第一片选信号CS_1对控制/命令信号C/A采样时，控制/命令信号C/A中有效信号的维持时间段在第一片选信号CS_1中有效信号所维持时间段内，从而保证采集到完整的控制/命令信号C/A。
在一些示例中，请参阅图4和图5，信号处理模块12包括初始片选信号接收单元121、控制/命令信号接收单元122及逻辑处理单元123。初始片选信号接收单元121用于接收初始片选信号CS_n并对初始片选信号CS_n进行延迟后输出第二片选信号CS_2。控制/命令信号接收单元122用于接收控制/命令信号C/A并对控制/命令信号C/A进行延迟后输出第一控制/命令信号C/A1，初始片选信号接收单元121的绝对延时小于控制/命令信号接收单元122的绝对延时，绝对延时指初始片选信号接收单元121或控制/命令信号接收单元122输出的信号与接收的信号之间的延时，从而使得延迟后第二片选信号CS_2中有效信号的到来时刻早于第一控制/命令信号C/A1中有效信号的到来时刻。逻辑处理单元123与初始片选信号接收单元121、控制/命令信号接收单元122连接，用于对第二片选信号CS_2进行延迟得到第三片选信号CS_3，并根据第二片选信号CS_2和第三片选信号CS_3得到第一片选信号CS_1，第一片选信号CS_1中有效信号的到来时刻与第二片选信号CS_2中有效信号的到来时刻相同且第一片选信号CS_1中有效信号的结束时刻与第三片选信号CS_3中有效信号的结束时刻相同。
在一些示例中，请参阅图4至图6，初始片选信号接收单元121包括第一比较器A1。第一比较器A1的正相输入端输入初始片选信号CS_n，第一比较器A1的反相输入端输入第一基准电压V1，第一比较器A1的输出端输出第二片选信号CS_2。在初始片选信号CS_n的电压大于第一基准电压V1时第二片选信号CS_2为高电平信号且在初始片选信号CS_n的电压小于第一基准电压V1时第二片选信号CS_2为低电平信号，第二片选信号CS_2中的低电平信号为第二片选信号CS_2的有效信号。
在一些示例中，请参阅图4至图6，控制/命令信号接收单元122包括第二比较器A2，第二比较器A2的正相输入端输入控制/命令信号C/A，第二比较器A2的反相输入端输入第二基准电压V2，第二比较器A2的输出端输出第一控制/命令信号C/A1，在控制/命令信号C/A的电压大于第二基准电压V2时第一控制/命令信号C/A1为高电平信号且在控制/命令信号C/A的电压小于第二基准电压V2时第一控制/命令信号C/A1为低电平信号。第一基准电压V1和第二基准电压V2可以相等。
在一些示例中，请参阅图4至图6，逻辑处理单元123包括第三比较器A3、触发器A4及与门A5。第三比较器A3的正相输入端用于接收第一时钟信号CKT，第三比较器A3的反相输入端用于接收第二时钟信号CKB，第三比较器A3用于比较第一时钟信号CKT和第二时钟信号CKB以输出时钟脉冲信号CLK。第一时钟信号CKT和第二时钟信号CKB可以为同一时钟的差分形式。
触发器A4的第一输入端与初始片选信号接收单元121的输出端连接以接收第二片选信号CS_2。触发器A4的第二输入端与第三比较器A3连接以接收时钟脉冲信号CLK。触发器A4用于根据时钟脉冲信号CLK对第二片选信号CS_2进行延迟以得到第三片选信号CS_3。延迟时间可以根据实际需求进行配置。
与门A5的第一输入端与初始片选信号接收单元121的输出端连接以接收第二片选信号CS_2。与门A5的第二输入端与触发器A4的输出端连接以接收第三片选信号CS_3。与门A5用于对第二片选信号CS_2和第三片选信号CS_3进行逻辑与后得到第一片选信号CS_1。从而与门A5输出的第一片选信号CS_1中有效信号的到来时刻与第二片选信号CS_2中有效信号的到来时刻相同且第一片选信号CS_1中有效信号的结束时刻与第三片选信号CS_3中有效信号的结束时刻相同。
在一些示例中，触发器A4为上升沿触发器。触发器A4的两个输入端分别输入第二片选信号CS_2和时钟脉冲信号CLK。上升沿触发器A4的输出端输出第三片选信号CS_3。上升沿触发器A4基于时钟脉冲信号CLK对第二片选信号CS_2进行延迟，使得输出的第三片选信号CS_3中的有效信号的到来时刻与第二片选信号CS_2的有效信号到来后时钟脉冲信号CLK的第一个上升沿到来的时刻相同。
在一些示例中，时钟脉冲信号CLK为周期性信号。具体可以根据需要上升沿触发器A4需要延迟的时间配置。初始片选信号CS_n、第二片选信号CS_2、第三片选信号CS_3及第一片选信号CS_1的有效信号均为低电平信号。当输入采样系统没有接收到初始片选信号CS_n或者对初始片选信号CS_n改进后得到的第一片选信号CS_1为高电平信号时，即便接收到控制/命令信号C/A，也不会执行控制/命令信号C/A。
在一些示例中，请参阅图4至图6，输入采样模块13包括输入信号获取单元131及输入采样单元132。输入信号获取单元131的第一输入端和与门A5的输出端连接以接收第一片选信号CS_1。输入信号获取单元131的第二输入端与控制/命令信号接收单元122连接以接收第一控制/命令信号C/A1。输入信号获取单元131用于在第一片选信号CS_1的有效信号期间对第一控制/命令信号C/A1进行采样以得到控制/命令输入信号C/A1 Input。
输入采样单元132的第一输入端与输入信号获取单元131的输出端连接以接收控制/命令输入信号C/A1 Input。输入采样单元132的第二输入端与第三比较器A3的输出端连接以接收时钟脉冲信号CLK。输入采样单元132用于基于时钟脉冲信号CLK对控制/命令输入信号C/A1 Input进行采样得到控制/命令输出信号C/A1 Output。
在一些示例中，请参阅图4至图6，输入信号获取单元131包括非门和或非门(图6中非门和或非门画在一起表示为A6)。非门的输入端与控制/命令信号接收单元122连接以接收第一控制/命令信号C/A1。非门用于对第一控制/命令信号C/A1进行取反得到第二控制/命令信号。或非门的第一输入端与与门的输出端连接以接收第一片选信号CS_1。或非门的第二输入端与非门的输出端连接以接收第二控制/命令信号，或非门用于对第二控制/命令信号和第一片选信号CS_1进行逻辑或非后得到控制/命令输入信号C/A1 Input。
在一些示例中，请参阅图4至图6，输入采样单元132可以包括锁存器A7，锁存器A7的第一输入端与或非门连接得到A6输出的控制/命令输入信号C/A1Input，并和比较器A3连接得到其输出的时钟脉冲信号CLK。锁存器A7用于基于时钟脉冲信号CLK对控制/命令输入信号C/A1 Input采样得到控制/命令输出信号C/A1 Output。
本申请还提供一种输入采样方法。请参阅图7，输入采样方法包括：
步骤S51，获取初始片选信号及控制/命令信号。
步骤S52，向后拓宽初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制第一片选信号中有效信号的结束时刻晚于控制/命令信号中有效信号的结束时刻。
步骤S53，获取时钟脉冲信号。
步骤S54，基于第一片选信号和时钟脉冲信号对控制/命令信号采样。
应该理解的是，虽然图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一些示例中，输入采样方法还包括发出初始片选信号和控制/命令信号，且发出初始片选信号的时刻早于控制/命令信号的时刻，以控制初始片选信号中有效信号到来的时刻早于控制/命令信号中有效信号的到来时刻。
在一些示例中，输入采样方法还包括向前拓宽初始片选信号中有效信号的脉冲宽度，以控制第一片选信号中有效信号的到来时刻早于控制/命令信号中有效信号的到来时刻。
在一些示例中，步骤S52包括对初始片选信号进行延迟后输出第二片选信号；对控制/命令信号进行延迟后输出第一控制/命令信号，对初始片选信号的绝对延时小于对控制/命令信号的绝对延时；对第二片选信号进行延迟得到第三片选信号，并根据第二片选信号和第三片选信号得到第一片选信号，第一片选信号中有效信号的到来时刻与第二片选信号中有效信号的到来时刻相同且第一片选信号中有效信号的结束时刻与第三片选信号中有效信号的结束时刻相同。
在一些示例中，在初始片选信号的电压大于第一基准电压时第二片选信号为高电平信号且在初始片选信号的电压小于第一基准电压时第二片选信号为低电平信号，第二片选信号中的低电平信号为第二片选信号的有效信号。
在一些示例中，在控制/命令信号的电压大于第二基准电压时第一控制/命令信号为高电平信号且在控制/命令信号的电压小于第二基准电压时第一控制/命令信号为低电平信号。
在一些示例中，对第二片选信号进行延迟得到第三片选信号，并根据第二片选信号和第三片选信号得到第一片选信号，包括根据时钟脉冲信号对第二片选信号进行延迟以得到第三片选信号；对第二片选信号和第三片选信号进行逻辑与后得到第一片选信号。
在一些示例中，第三片选信号中的有效信号的到来时刻与第二片选信号的有效信号到来后时钟脉冲信号的第一个上升沿到来的时刻相同。
在一些示例中，时钟脉冲信号为周期性信号，初始片选信号、第二片选信号、第三片选信号及第一片选信号的有效信号均为低电平信号。
在一些示例中，步骤S53包括接收第一时钟信号和第二时钟信号，比较第一时钟信号和第二时钟信号以输出时钟脉冲信号。步骤S54包括在第一片选信号的有效信号期间对第一控制/命令信号进行采样以得到控制/命令输入信号；基于时钟脉冲信号对所述控制/命令输入信号进行采样得到控制/命令输出信号。
在一些示例中，在第一片选信号的有效信号期间对第一控制/命令信号进行采样以得到控制/命令输入信号，包括对所述第一控制/命令信号进行取反得到第二控制/命令信号；对第二控制/命令信号和第一片选信号进行逻辑或非后得到控制/命令输入信号。
输入信号采样系统还可以执行上述输入信号采样方法中的任意步骤。关于输入信号采样系统的具体限定可以参见上文中对于输入信号采样方法的限定，在此不再赘述。上述输入信号采样系统中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
本申请还提供一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现如上中任一项所述的方法的步骤。
本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上任一项所述的方法的步骤。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种输入采样系统，其特征在于，包括：
信号处理模块，用于接收初始片选信号及控制/命令信号，并向后拓宽所述初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制所述第一片选信号中有效信号的结束时刻晚于所述控制/命令信号中有效信号的结束时刻；
输入采样模块，与所述信号处理模块连接，用于接收所述控制/命令信号、所述第一片选信号及时钟脉冲信号，并根据所述第一片选信号和所述时钟脉冲信号对所述控制/命令信号采样。
2.根据权利要求1所述的输入采样系统，其特征在于，还包括：
信号产生模块，与所述信号处理模块连接，用于发出所述初始片选信号和所述控制/命令信号，所述信号产生模块发出所述初始片选信号的时刻早于所述控制/命令信号的时刻，以控制所述初始片选信号中有效信号到来的时刻早于所述控制/命令信号中有效信号的到来时刻。
3.根据权利要求1所述的输入采样系统，其特征在于，所述信号处理模块还用于向前拓宽所述初始片选信号中有效信号的脉冲宽度，以控制所述第一片选信号中有效信号的到来时刻早于所述控制/命令信号中有效信号的到来时刻。
4.根据权利要求3所述的输入采样系统，其特征在于，所述信号处理模块包括：
初始片选信号接收单元，用于接收所述初始片选信号并对所述初始片选信号进行延迟后输出第二片选信号；
控制/命令信号接收单元，用于接收所述控制/命令信号并对所述控制/命令信号进行延迟后输出第一控制/命令信号，所述初始片选信号接收单元的绝对延时小于所述控制/命令信号接收单元的绝对延时；
逻辑处理单元，与所述初始片选信号接收单元、所述控制/命令信号接收单元连接，用于对所述第二片选信号进行延迟得到第三片选信号，并根据所述第二片选信号和所述第三片选信号得到所述第一片选信号，所述第一片选信号中有效信号的到来时刻与所述第二片选信号中有效信号的到来时刻相同且所述第一片选信号中有效信号的结束时刻与所述第三片选信号中有效信号的结束时刻相同。
5.根据权利要求4所述的输入采样系统，其特征在于，所述初始片选信号接收单元包括第一比较器，所述第一比较器的正相输入端输入所述初始片选信号，所述第一比较器的反相输入端输入第一基准电压，所述第一比较器的输出端输出所述第二片选信号，在所述初始片选信号的电压大于所述第一基准电压时所述第二片选信号为高电平信号且在所述初始片选信号的电压小于所述第一基准电压时所述第二片选信号为低电平信号，所述第二片选信号中的低电平信号为所述第二片选信号的有效信号。
6.根据权利要求4所述的输入采样系统，其特征在于，所述控制/命令信号接收单元包括第二比较器，所述第二比较器的正相输入端输入所述控制/命令信号，所述第二比较器的反相输入端输入第二基准电压，所述第二比较器的输出端输出所述第一控制/命令信号，在所述控制/命令信号的电压大于所述第二基准电压时所述第一控制/命令信号为高电平信号且在所述控制/命令信号的电压小于所述第二基准电压时所述第一控制/命令信号为低电平信号。
7.根据权利要求4所述的输入采样系统，其特征在于，所述逻辑处理单元包括：
第三比较器，所述第三比较器的正相输入端用于接收第一时钟信号，所述第三比较器的反相输入端用于接收第二时钟信号，所述第三比较器用于比较所述第一时钟信号和所述第二时钟信号以输出时钟脉冲信号；
触发器，所述触发器的第一输入端与所述初始片选信号接收单元的输出端连接以接收所述第二片选信号，所述触发器的第二输入端与所述第三比较器连接以接收所述时钟脉冲信号，所述触发器用于根据所述时钟脉冲信号对所述第二片选信号进行延迟以得到所述第三片选信号；
与门，所述与门的第一输入端与所述初始片选信号接收单元的输出端连接以接收所述第二片选信号，所述与门的第二输入端与所述触发器的输出端连接以接收所述第三片选信号，所述与门用于对所述第二片选信号和所述第三片选信号进行逻辑与后得到所述第一片选信号。
8.根据权利要求7所述的输入采样系统，其特征在于，所述触发器为上升沿触发器，所述上升沿触发器输出的所述第三片选信号中的有效信号的到来时刻与所述第二片选信号的有效信号到来后所述时钟脉冲信号的第一个上升沿到来的时刻相同。
9.根据权利要求7所述的输入采样系统，其特征在于，所述时钟脉冲信号为周期性信号，所述初始片选信号、所述第二片选信号、所述第三片选信号及所述第一片选信号的有效信号均为低电平信号。
10.根据权利要求7所述的输入采样系统，其特征在于，所述输入采样模块包括：
输入信号获取单元，所述输入信号获取单元的第一输入端与所述与门的输出端连接以接收所述第一片选信号，所述输入信号获取单元的第二输入端与所述控制/命令信号接收单元连接以接收所述第一控制/命令信号，所述输入信号获取单元用于在所述第一片选信号的有效信号期间对所述第一控制/命令信号进行采样以得到控制/命令输入信号；
输入采样单元，所述输入采样单元的第一输入端与所述输入信号获取单元的输出端连接以接收所述控制/命令输入信号，所述输入采样单元的第二输入端与所述第三比较器的输出端连接以接收所述时钟脉冲信号，所述输入采样单元用于基于所述时钟脉冲信号对所述控制/命令输入信号进行采样得到控制/命令输出信号。
11.根据权利要求10所述的输入采样系统，其特征在于，所述输入信号获取单元包括：
非门，所述非门的输入端与所述控制/命令信号接收单元连接以接收所述第一控制/命令信号，所述非门用于对所述第一控制/命令信号进行取反得到第二控制/命令信号；
或非门，所述或非门的第一输入端与所述与门的输出端连接以接收所述第一片选信号，所述或非门的第二输入端与所述非门的输出端连接以接收所述第二控制/命令信号，所述或非门用于对所述第二控制/命令信号和所述第一片选信号进行逻辑或非后得到所述控制/命令输入信号。
12.一种输入采样方法，其特征在于，所述方法包括：
获取初始片选信号及控制/命令信号；
向后拓宽所述初始片选信号中有效信号的脉冲宽度得到第一片选信号，以控制所述第一片选信号中有效信号的结束时刻晚于所述控制/命令信号中有效信号的结束时刻；
获取时钟脉冲信号；
基于所述第一片选信号和所述时钟脉冲信号对所述控制/命令信号采样。
13.根据权利要求12所述的输入采样方法，其特征在于，还包括：
向前拓宽所述初始片选信号中有效信号的脉冲宽度，以控制所述第一片选信号中有效信号的到来时刻早于所述控制/命令信号中有效信号的到来时刻。
14.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求12至13中任一项所述的方法的步骤。
15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求12至13中任一项所述的方法的步骤。
CN202110769181.4A 2021-07-07 2021-07-07 输入采样系统、方法、存储介质及计算机设备 Pending CN115602211A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110769181.4A CN115602211A (zh) 2021-07-07 2021-07-07 输入采样系统、方法、存储介质及计算机设备
PCT/CN2021/129258 WO2023279607A1 (zh) 2021-07-07 2021-11-08 输入采样系统、方法、存储介质及计算机设备
US18/152,998 US20230147404A1 (en) 2021-07-07 2023-01-11 Input sampling system and method, storage medium, and computer device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110769181.4A CN115602211A (zh) 2021-07-07 2021-07-07 输入采样系统、方法、存储介质及计算机设备

Publications (1)

Publication Number Publication Date
CN115602211A true CN115602211A (zh) 2023-01-13

Family

ID=84800301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110769181.4A Pending CN115602211A (zh) 2021-07-07 2021-07-07 输入采样系统、方法、存储介质及计算机设备

Country Status (3)

Country Link
US (1) US20230147404A1 (zh)
CN (1) CN115602211A (zh)
WO (1) WO2023279607A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9959918B2 (en) * 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
US9754650B2 (en) * 2015-10-20 2017-09-05 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
KR20190068094A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR102684577B1 (ko) * 2019-07-05 2024-07-15 에스케이하이닉스 주식회사 커맨드 신호와 클럭 신호를 동기시키는 반도체 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US20230147404A1 (en) 2023-05-11
WO2023279607A1 (zh) 2023-01-12

Similar Documents

Publication Publication Date Title
US4929850A (en) Metastable resistant flip-flop
CN109074332B (zh) 用于控制输入信号路径上的等待时间的设备
US9685953B1 (en) Low latency asynchronous interface circuits
US6573754B2 (en) Circuit configuration for enabling a clock signal in a manner dependent on an enable signal
JPH11150455A (ja) Ｐｖｔ自己調整内部遅延線及び動作方法
US9344066B2 (en) Digital open loop duty cycle correction circuit
CN111063381B (zh) 基于对数据选通信号采样的相位同步方法及电路
US20190115057A1 (en) Apparatuses and methods for providing multiphase clock signals
US6873183B1 (en) Method and circuit for glitchless clock control
US8284880B2 (en) Clock data recovery circuit and method for operating the same
CN115602219A (zh) 一种输入采样方法、电路、存储器和电子设备
US8120988B2 (en) Delay locked loop circuit for preventing failure of coarse locking
CN115602211A (zh) 输入采样系统、方法、存储介质及计算机设备
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US8824612B2 (en) Apparatuses, circuits, and methods for reducing metastability in data synchronization
US7007186B1 (en) Systems and methods for synchronizing a signal across multiple clock domains in an integrated circuit
US10996267B2 (en) Time interleaved scan system
US10014849B2 (en) Clock detectors and methods of detecting clocks
CN104639124A (zh) 提高时序器件输入信号的建立时间和保持时间裕量的方法和电路
US4800296A (en) Metastable defeating fli-flop
US20140321224A1 (en) Semiconductor device
US6166574A (en) Circuit for turning on and off a clock without a glitch
CN111030679B (zh) 延迟锁相回路电路及其单位粗延迟选择方法
US11621707B2 (en) Signal output circuit and circuit for outputting delayed signal
US12047080B2 (en) Input sampling method and circuit, memory and electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination