JP4824280B2 - 非揮発性強誘電体メモリ装置 - Google Patents

Description

本発明は、非揮発性強誘電体メモリ装置に関し、特に非揮発性強誘電体メモリ装置のリード動作時に速いアクセスを可能にする技術である。

一般に、非揮発性強誘電体メモリ、即ち、ＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。

上述したＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国出願番号第１９９９−４９９７２号に開示されたことがある。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳細な説明は 省略することにする。

ところが、このような従来の非揮発性強誘電体メモリ装置はデータのリード及びライト動作時及びパワーアップモード時に、非揮発性データを強誘電体キャパシタに格納し強誘電体キャパシタに格納されたデータを再度破壊及び復元する動作を反復的に行う。

従って、従来の非揮発性強誘電体メモリ装置は、反復的な破壊及び復元動作によりリード動作時にデータを速くアクセスできなくなるとの問題点がある。さらに、強誘電体キャパシタの破壊動作による反復的な書き込み回数の限界を克服できなくなり、信頼性が低くなり高速の非揮発性強誘電体メモリ装置を具現できなくなる問題点がある。
大韓民国出願番号第１９９９−４９９７２号

本発明は前記のような問題点を解決するために案出されたもので、リード動作モード時にリードビットラインをプリチャージさせリードデータのデータフェイルを防止するようにすることにその目的がある。

さらに、本発明は前記のような問題点を解決するために案出されたもので、リード動作モード時にセンスアンプのラッチ部に格納されたセルデータをアクセスし早い動作ができるようにすることにその目的がある。

さらに、本発明は前記のような問題点を解決するために案出されたもので、パワーアップモード時に別途のプログラム命令に従いメモリセルに格納されたデータを復元することにより、強誘電体の破壊動作による反復的な書き込み回数の限界を克服できるようにすることにその目的がある。

本発明に係る非揮発性強誘電体メモリ装置は、ライトイネーブル命令信号、リードイネーブル命令信号及びリセット信号の状態に従い、データをリードまたはライトする動作を制御するための制御信号等を出力するメモリ制御ブロック、前記制御信号等の制御により前記データをメモリセルにライトし、前記メモリセルにライトされたデータをリードモード時にセンスアンプのラッチ部に臨時格納し、前記センスアンプのラッチ部に臨時格納されたデータを出力する強誘電体メモリセルアレイ、及び前記強誘電体メモリセルアレイに格納されたデータを復元するための前記リセット信号を出力するパワーアップリセット回路を備えてなり、前記強誘電体メモリセルアレイは、一対のライトビットライン、一対のリードビットライン、前記一対のライトビットラインと前記一対のリードビットラインとの間にカラム方向に連結された多数の第１マルチポートメモリセル、前記一対のライトビットラインに連結されたライト駆動手段、及び前記一対のリードビットラインに連結された前記センスアンプを備えることを特徴とする。

本発明は次のような効果を提供する。

第一、リード動作モード時リードビットラインをプリチャージさせリードデータのフェイルを防ぐことができる。

第二、リード動作モード時ビットラインプルアップ制御部のラッチ部に格納されたセルデータを直ちにアクセスし早い動作が可能になるようにする。

第三、パワーアップモード時別のプログラム命令に従いメモリセルに格納されたデータを復元し、強誘電体キャパシタの破壊動作による反復的な書き込み回数の限界を克服することにより高い信頼性と高速の非揮発性FeRamセルを具現することができるようになる。

以下、図面を参照し本発明の実施例に対し詳しく説明する。

図１は、本発明に係る非揮発性強誘電体メモリ装置を示したブロック図である。

図１の実施例は強誘電体メモリセルアレイ１００、メモリ制御部２００、及びパワーアップリセット回路３００を備える。

ここで、強誘電体メモリセルアレイ１００はプルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、リードイネーブル信号ＥＮＲ，ライトイネーブル信号ＥＮＷ及びセルプレート信号ＣＰＬの状態に従いデータがリード及びライトされる。

メモリ制御部２００はライトイネーブル命令信号ＷＥ及びリードイネーブル命令信号ＲＥに応答し、強誘電体メモリセルアレイ１００を制御するためのプルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、リードイネーブル信号ＥＮＲ、ライトイネーブル信号ＥＮＷ及びセルプレート信号ＣＰＬを出力する。

パワーアップリセット回路３００は、パワーアップ時にメモリ制御部２００を初期化させるためのリセット信号ＲＥＳＥＴを発生する。

このような構成を有する本発明は、パワーアップモード時にメモリセルに格納されたデータをリセット信号ＲＥＳＥＴを用いて復元することになる。そしてメモリセルに新たなデータをプログラムするため、別途のプログラム命令であるライトイネーブル命令信号ＷＥ及びリードイネーブル命令信号ＲＥを利用してセルデータを変えることになる。

図２は、図１の強誘電体メモリセルアレイ１００の一実施例を示したブロック図である。

図２の強誘電体メモリセルアレイ１００は多数のビットライン対ＢＬＯ−ＢＬｎ、ＢＬＢＯ−ＢＬＢｎを含み、一対のビットラインＢＬ、ＢＬＢの間にカラム方向に多数の単一ポートメモリセル１０を備える。そして、一対のビットラインＢＬ、ＢＬＢは一つのセンスアンプ２０を共有する。

ここで、ライトイネーブル信号ＥＮＷ、セルプレート信号ＣＰＬ、プルダウンイネーブル信号ＥＮＮ及びプルアップイネーブル信号ＥＮＰ等を多数の単一ポートメモリセル１０に対し共有する。

図３は、図２の単一ポートメモリセル１０を示した詳細な回路図である。

図３の実施例は非揮発性強誘電体メモリセルとして、リード及びライトデータが入出力されるビットラインＢＬ、ＢＬＢがそれぞれ一つのポートとして構成される。

単一ポートメモリセル１０はＰＭＯＳラッチ部１１、ライト制御部１２、強誘電体キャパシタ部１３、ＮＭＯＳラッチ部１４、プルアップスイッチ１５及びプルダウンスイッチ１６を備える。

ここで、ＰＭＯＳラッチ部１１はプルアップスイッチ１５とライト制御部１２の間に位置し、出力ノードＣＮ１、ノードＣＮ２の間にクロスカップルド（cross-coupled）構造に連結されたＰＭＯＳトランジスタＰ２、Ｐ３を備える。ライト制御部１２はライトライトイネーブル信号ＥＮＷに応答し一対のビットラインＢＬ、ＢＬＢと出力ノードＣＮ１、ＣＮ２を選択的に連結するＮＭＯＳトランジスタＮ１、Ｎ２を備える。

強誘電体キャパシタ部１３は、一端が出力ノードＣＮ１、ＣＮ２とそれぞれ連結され、他の一端を介しセルプレート信号ＣＰＬが共通に印加される第１及び第２強誘電体キャパシタＦＣ１、ＦＣ２と、一端が出力ノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端を介し接地電圧に連結された第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４を備える。ここで、第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４は出力ノードＣＮ１、ＣＮ２の動作時ローディングレベルの設定に応じて選択的に追加して用いることができる。

ＮＭＯＳラッチ部１４は、強誘電体キャパシタ部１３とプルダウンスイッチ１６との間に位置し、出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＮＭＯＳトランジスタＮ３、Ｎ４を備える。

さらに、プルアップスイッチ１５は電源電圧ＶＣＣとＰＭＯＳラッチ部１１の間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰが印加されるＰＭＯＳトランジスタＰ１を備える。そして、プルダウンスイッチ１６はＮＭＯＳラッチ部１４と接地電圧ＶＳＳの間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮが印加されるＮＭＯＳトランジスタＮ５を備える。

以上のように、単一ポートメモリセル１０は２個のトランジスタを有するＰＭＯＳラッチ部１１と、２個のトランジスタを有するライト制御部１２及び２個のトランジスタを有するＮＭＯＳラッチ部１４を備える。そして、非揮発性データを格納しセンシングロードを制御するための４個の強誘電体キャパシタＦＣ１〜ＦＣ４を備える。従って、単一ポートメモリセル１０は全て８個のトランジスタと４個のキャパシタを備え８Ｔ（Ｔｒａｎｓｉｓｔｏｒ）４Ｃ（Ｃａｐａｃｉｔｏｒ）の構造を有する。

図４は、図１の強誘電体メモリセルアレイ１００の他の実施例を示したブロック図である。

図４の強誘電体メモリセルアレイ１００は、多数のビットライン対ＢＬＯ−ＢＬｎ、ＢＬＢＯ−ＢＬＢｎと、多数の共通プルアップラインＣＮＰＯ−ＣＮＰｎ及び多数の共通プルダウンラインＣＮＮＯ−ＣＮＮｎを含み、一対のビットラインＢＬ、ＢＬＢの間にカラム方向に多数の単一ポートメモリセル３０を備える。そして一対のビットラインＢＬ、ＢＬＢは一つのセンスアンプ２０を共有する。

さらに、電源電圧ＶＣＣと共通プルアップラインＣＮＰの間にプルアップスイッチ２１がそれぞれ連結され、接地電圧ＶＳＳと共通プルダウンラインＣＮＮの間にプルダウンスイッチ２２がそれぞれ連結される。

ここで、ライトイネーブル信号ＥＮＷ及びセルプレート信号ＣＰＬは多数の単一ポートメモリセル３０に対しロー方向に共有される。そして、プルダウンイネーブル信号ＥＮＮ及びプルアップイネーブル信号ＥＮＰは多数のプルアップスイッチ２１及びプルダウンスイッチ２２に対しカラム方向に共有される。

さらに、同一のロー方向に連結された多数の単一ポートメモリセル３０等は、一つのプルアップスイッチ２１と一つのプルダウンスイッチ２２を独立的に共有して使用する。従って、同一のロー方向の単一ポートメモリセル３０等にかかるロード電圧が他のロー方向の単一ポートメモリセル３０等に出力されるのを防ぐことができるようになる。

図５は、図４の単一ポートメモリセル３０を示した詳細な回路である。

図５の単一ポートメモリセル３０はＰＭＯＳラッチ部３１、ライト制御部３２、強誘電体キャパシタ部３３、及びＮＭＯＳラッチ部３４を備える。

ここで、ＰＭＯＳラッチ部３１は共通プルアップラインＣＮＰとライト制御部３２の間に位置し、出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＰＭＯＳトランジスタＰ４、Ｐ５を備える。

ライト制御部３２は、ライトイネーブル信号ＥＮＷにより一対のビットラインＢＬ、ＢＬＢと出力ノードＣＮ１、ＣＮ２を各々選択的に連結するＮＭＯＳトランジスタＮ６、Ｎ７を備える。

強誘電体キャパシタ３３は、一端が出力ノードＣＮ１、ＣＮ２とそれぞれ連結され他の一端を介しセルプレート信号ＣＰＬが共通に印加される第１及び第２強誘電体キャパシタＦＣ１、ＦＣ２と、一端が出力ノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端を介し接地電圧に連結された第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４を備える。ここで、第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４は出力ノードＣＮ１、ＣＮ２の動作時ローディングレベルの設定に応じて選択的に追加し用いることができる。

ＮＭＯＳラッチ部３４は強誘電体キャパシタ部３３と共通プルダウンラインＣＮＮの間に位置し、出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造に連結されたＮＭＯＳトランジスタＮ８、Ｎ９を備える。

図６は、図１の強誘電体メモリセルアレイ１００のさらに他の実施例を示したブロック図である。

図６の強誘電体メモリセルアレイ１００は多数のライトビットライン対のＷＢＬＯ−ＷＢＬｎ、ＷＢＬＢＯ−ＷＢＬＢｎと多数のリードビットライン対のＲＢＬＯ−ＲＢＬＢｎを含み、一対のライトビットラインＷＢＬ、ＷＢＬＢと一対のリードビットラインＲＢＬ、ＲＢＬＢの間にカラム方向に多数の２ポートメモリセル４０を備える。そして、一対のリードビットラインＲＢＬ、ＲＢＬＢは一つのセンスアンプ７０を共有する。さらに、一対のライトビットラインＷＢＬ、ＷＢＬＢは一つのライト駆動部５０を共有する。

ここで、ライトイネーブル信号ＥＮＷ、リードイネーブル信号ＥＮＲ、セルプレート信号ＣＰＬ、プルダウンイネーブル信号ＥＮＮ及びプルアップイネーブル信号ＥＮＰ等を多数の２ポートメモリセル４０に対しロー方向に共有される。

図７は、図６の２ポートメモリセル４０を示した詳細な回路図である。

図７の実施例は非揮発性強誘電体メモリセルであり、ライトデータが入力される一対のライトビットラインＷＢＬ、ＷＢＬＢと、リードデータが出力される一対のリードビットラインＲＢＬ、ＲＢＬＢが別途区分され２個の入出力ポートを備える。

２ポートメモリセル４０はＰＭＯＳラッチ部４１、ライト制御部４２、強誘電体キャパシタ部４３、ＮＭＯＳラッチ部４４、リード制御部４５、プルアップスイッチ４６及びプルダウンスイッチ４７を備える。

ＰＭＯＳラッチ部４１はプルアップスイッチ４６とライト制御部４２の間に位置し、出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＰＭＯＳトランジスタＰ１２、Ｐ１３を備える。ライト制御部４２はライトイネーブル信号ＥＮＷに応答し出力ノードＣＮ１、ＣＮ２と一対のライトビットラインＷＢＬ、ＷＢＬＢを選択的に連結するＮＭＯＳトランジスタＮ１１、Ｎ１２を備える。

強誘電体キャパシタ部４３は、一端が出力ノードＣＮ１、ＣＮ２とそれぞれ連結され他の一端を介しセルプレート信号ＣＰＬが共通に印加される第１及び第２強誘電体キャパシタＦＣ１１、ＦＣ１２と一端が出力ノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端が接地電圧に連結された第３及び第４強誘電体キャパシタＦＣ１３、ＦＣ１４を備える。ここで、第３及び第４強誘電体キャパシタＦＣ１３、ＦＣ１４は出力ノードＣＮ１、ＣＮ２の動作時ローディングレベルの設定に応じて選択的に追加し用いることができる。

ＮＭＯＳラッチ部４４は出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＮＭＯＳトランジスタＮ１３、Ｎ１４を備える。

リード制御部４５は４個のＮＭＯＳトランジスタＮ１６〜Ｎ１９を備える。ここで、ＮＭＯＳトランジスタＮ１６、Ｎ１７はリードイネーブル信号ＥＮＲ及び出力ノードＣＮ２の電位がそれぞれゲートに印加され、リードビットラインＲＢＬＢを選択的に接地電圧に連結し、ＮＭＯＳトランジスタＮ１８、Ｎ１９はリードイネーブル信号ＥＮＲ及び出力ノードＣＮ１の電位がそれぞれゲートに印加されリードビットラインＲＢＬを選択的に接地電圧に連結する。

さらに、プルアップスイッチ４６は電源電圧ＶＣＣとＰＭＯＳラッチ部４１の間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰが印加されるＰＭＯＳトランジスタＰ１１を備える。そして、プルダウンスイッチ４７はＮＭＯＳラッチ部４４と接地電圧ＶＳＳの間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮが印加されるＮＭＯＳトランジスタＮ１５を備える。

前述したように、２ポートメモリセル４０は全て12個のトランジスタと４個のキャパシタを備え１２Ｔ（Ｔｒａｎｓｉｓｔｏｒ）４Ｃ（Ｃａｐａｃｉｔｏｒ）の構造を有する。

このような構成を有する本発明の２ポートメモリセル４０は、ライトモード時一対のライトビットラインＷＢＬ、ＷＢＬＢを介してデータをライトし、リードモード時には一対のリードビットラインＲＢＬ、ＲＢＬＢを介して格納されたデータをセンシング及びリードする。

図８は、図１の強誘電体メモリセルアレイ１００のさらに他の実施例を示すブロック図である。

図８の強誘電体メモリセルアレイ１００は多数のライトビットライン対のＷＢＬＯ−ＷＢＬｎ、ＷＢＬＢＯ−ＷＢＬＢｎ、多数のリードビットライン対のＲＢＬＯ−ＲＢＬｎ、ＲＢＬＢＯ−ＲＢＬＢｎ、多数の共通プルアップラインＣＮＰ―ＣＮＰｎ及び多数の共通プルダウンラインＣＮＮＯ−ＣＮＮｎを含み、一対のライトビットラインＷＢＬ、ＷＢＬＢと一対のリードビットラインＲＢＬ、ＲＢＬＢの間にカラム方向に多数の２ポートメモリセル６０を備える。そして、一対のリードビットラインＲＢＬ、ＲＢＬＢは一つのセンスアンプ７０を共有する。さらに、一対のライトビットラインＷＢＬ、ＷＢＬＢは一つのライト駆動部５０を共有する。

さらに、電源電圧ＶＣＣと共通プルアップラインＣＮＰとの間にプルアップスイッチ４６がそれぞれ連結され接地電圧ＶＳＳと共通プルダウンラインＣＮＮとの間にプルダウンスイッチ４７がそれぞれ連結される。

ここで、ライトイネーブル信号ＥＮＷ、リードイネーブル信号ＥＮＲ及びセルプレート信号ＣＰＬは、多数の２ポートメモリセル６０に対しロー方向に共有される。そして、プルダウンイネーブル信号ＥＮＮ及びプルアップイネーブル信号ＥＮＰ等を多数のプルアップスイッチ４６及びプルダウンスイッチ４７に対しカラム方向に共有される。

さらに、同一のロー方向に連結された多数の２ポートメモリセル６０等は、一つのプルアップスイッチ４６と一つのプルダウンスイッチ４７を独立的に共有して用いる。従って、同一のロー方向の２ポートメモリセル６０等にかかるロード電圧が他のロー方向の２ポートメモリセル６０等に出力されるのを防ぐことができるようになる。

図９は、図８の２ポートメモリセル６０を示した詳細な回路図である。

図９の実施例は非揮発性強誘電体メモリセルであり、ライトデータが入力される一対のライトビットラインＷＢＬ、ＷＢＬＢと、リードデータが出力される一対のリードビットラインＲＢＬ、ＲＢＬＢが別途に区分され２個の入出力ポートを備える。

２ポートメモリセル６０はＰＭＯＳラッチ部６１、ライト制御部６２、強誘電体キャパシタ部６３、及びＮＭＯＳラッチ部６４を備える。

ここでＰＭＯＳラッチ部６１は共通プルアップラインＣＮＰとライト制御部６２の間に位置し、出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＰＭＯＳトランジスタＰ１４、Ｐ１５を備える。ライト制御部６２はライトイネーブル信号ＥＮＷに応答し一対のライトビットラインＷＢＬ、ＷＢＬＢと出力ノードＣＮ１、ＣＮ２を選択的に連結するＮＭＯＳトランジスタＮ２１、Ｎ２２を備える。

強誘電体キャパシタ部６３は、一端が出力ノードＣＮ１、ＣＮ２とそれぞれ連結され他の一端を介してセルプレート信号ＣＰＬが共通に印加される第１及び第２強誘電体キャパシタＦＣ１１、ＦＣ１２と一端が出力ノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端が接地電圧に連結された第３及び第４強誘電体キャパシタＦＣ１３、ＦＣ１４を備える。ここで、第３及び第４強誘電体キャパシタＦＣ１３、ＦＣ１４は出力ノードＣＮ１、ＣＮ２の動作時ローディングレベルの設定に応じて選択的に追加して用いることができる。

ＮＭＯＳラッチ部６４は出力ノードＣＮ１、ＣＮ２の間にクロスカップルド構造で連結されたＮＭＯＳトランジスタＮ２３、Ｎ２４を備える。

リード制御部６５は４個のＮＭＯＳトランジスタＮ１６〜Ｎ１９を備える。ここでＮＭＯＳトランジスタＮ２５、Ｎ２６はリードイネーブル信号ＥＮＲ及び出力ノードＣＮ２の電位がそれぞれゲートに印加され、リードビットラインＲＢＬＢを選択的に接地電圧に連結し、ＮＭＯＳトランジスタＮ２７、Ｎ２８はリードイネーブル信号ＥＮＲ及び出力ノードＣＮ１の電位がそれぞれゲートに印加されリードビットラインＲＢＬを選択的に接地電圧に連結する。

前記のように、２ポートメモリセル６０は全て１０個のトランジスタと４個のキャパシタを備え１０Ｔ（Ｔｒａｎｓｉｓｔｏｒ）４Ｃ（Ｃａｐａｃｉｔｏｒ）の構造を有する。

このような構成を有する本発明の２ポートメモリセル６０はライトモード時一対のライトビットラインＷＢＬ、ＷＢＬＢを介してデータをライトし、リードモード時には一対のリードビットラインＲＢＬ、ＲＢＬＢを介し格納されたデータをセンシング及びリードする。

ここで、前記の２ポートメモリセル４０、６０の実施例は、一対のライトビットラインＷＢＬ、ＷＢＬＢ及び一対のリードビットラインＲＢＬ、ＲＢＬＢを多数構成し、ライト制御部６２及びリード制御部６５を多数構成して、マルチポートとして用いることができる。

前記のように、２ポートメモリセル４０、６０は、リードモード時電流の流入はあっても流出される電流のないオフドレイン形態のビットライン構造を有する。

したがって、２ポートメモリセル４０、６０は、一対のリードビットラインＲＢＬ、ＲＢＬＢの電圧レベルをハイレベルからローレベルに遷移させることはできても、ローレベルからハイレベルに遷移させることはできない構造である。

図１０は、本発明の２ポートメモリセルアレイ１００に用いられるセンスアンプ７０を示した詳細な回路図である。

センスアンプ７０はプルアップ駆動部７１、プルアップ制御部７２及びラッチ部７３を備える。

プルアップ駆動部７１は電源電圧ＶＣＣとプルアップ制御部７２の間に位置し、共通ゲート端子を介しプルアップ制御信号ＰＣＵが印加されるＰＭＯＳトランジスタＰ１６、Ｐ１７を備える。

プルアップ制御部７２は、二つの入力端子が一対のリードビットラインＲＢＬ、ＲＢＬＢに連結されたノアゲートＮＯＲ１と、ノアゲートＮＯＲ１から出力された信号を反転しプルアップ制御信号ＰＵＣを出力するインバータＩＶ1を備える。

ラッチ部７３は一対のリードビットラインＲＢＬ、ＲＢＬＢから印加される出力信号を一定時間格納するラッチ構造のインバータＩＶ２、ＩＶ３を備える。

本発明は前記のセンスアンプ７０のプルアップ制御信号ＰＵＣにより一対のビットラインＲＢＬ、ＲＢＬＢが全てローレベルの区間になれば、この区間の間一対のリードビットラインＲＢＬ、ＲＢＬＢをハイレベルにプリチャージさせる。

このような構成を有するセンスアンプ７０の動作過程を図１１の動作タイミング図を参照して説明すれば次の通りである。

先ず、リード制御部６５のリードイネーブル信号ＥＮＲがハイレベルにイネーブルされるとリードビットラインＲＢＬＢがローレベルに遷移する。そのとき、一対のリードビットラインＲＢＬ、ＢＬＢが全てローレベルになるのでノアゲートＮＯＲ１はハイレベルの出力信号を出力する。

以後、プルアップ制御信号ＰＵＣはインバータＩＶ１によりローレベルに遷移され、プルアップ制御信号ＰＵＣに応答しプルアップ制御部７１のＰＭＯＳトランジスタＰ１６、Ｐ１７がターンオンされる。従って、リードビットラインＲＢＬがハイレベルになる前まで一対のリードビットラインＲＢＬ、ＲＢＬＢを電源電圧ＶＣＣにプルアップさせる。

次に、一定時間の後リードビットラインＲＢＬがハイレベルに遷移すれば、プルアップ制御信号ＰＵＣがハイレベルに遷移しプルアップ動作を中止することになる。

図１２は、パワーアップモード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。

先ず、パワーアップの後Ｔ１区間で電源が安定した電源電圧ＶＣＣレベルに到達すればリセット信号ＲＥＳＥＴがローレベルになり、パワーアップ検出信号ＰＵＰがハイレベルになる。

以後、パワーアップ検出信号ＰＵＰに応答しセルプレートＣＰＬがハイレベルに遷移する。この時、強誘電体メモリセルアレイ１００の強誘電体メモリセルを構成する強誘電体キャパシタの間のキャパシタンスロードによりセルの両端ノードに電圧差を発生させる。

セル両端ノードに十分に電圧差が発生するＴ２区間に進入すればプルダウンイネーブル信号ＥＮＮがハイレベルとなり、プルアップイネーブル信号ＥＮＰでローレベルになりセル両端のデータを増幅することになる。

以後、Ｔ３区間に進入してセル両端のデータ増幅が完了すれば、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再度ローレベルに遷移させる。従って、破壊された強誘電体キャパシタのハイデータを再度復旧することになる。このとき、ライトイネーブル信号ＥＮＷはロー状態を維持しながら外部データが再度ライトされることを防止する。

図１３は、ライト動作モード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。

先ず、一対のライトビットラインＷＢＬ、ＷＢＬＢに新たなデータが入力されるとライトイネーブル命令信号ＷＥがローレベルになる。そして、ライトイネーブル命令信号ＷＥに応答しレジスターに新たなデータをライトするためのライトイネーブル信号ＥＮＷ及びセルプレート信号ＣＰＬがハイレベルに遷移する。従って、一対のビットラインＢＬ、ＢＬＢを介し入力されたデータがメモリセルに格納される。このとき、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。

図１４は、リード動作モード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。

先ず、リードイネーブル命令信号ＲＥがローレベルになれば、リードイネーブル信号ＥＮＲがハイレベルに遷移する。これに従い、一対のリードビットラインＲＢＬ、ＲＢＬＢにセンスアンプ７０のラッチ部７３に格納されたデータが出力される。

このとき、セルプレート信号ＣＰＬ及びプルアップイネーブル信号ＥＮＰはロー状態を維持し、プルダウンイネーブル信号ＥＮＮはハイ状態を維持する。

従って、本発明はリード動作モード時のメモリセルの強誘電体キャパシタとは関係なくセンスアンプ７０のラッチ部７３に格納されたセルデータを直接アクセスし早いアクセスが可能になるようにする。

本発明に係る非揮発性強誘電体メモリ装置を示すブロック図である。 図１の強誘電体メモリセルアレイの一実施例を示したブロック図である。 図２の単一ポートメモリセルを示した詳細な回路図である。 図１の強誘電体メモリセルアレイの他の実施例を示したブロック図である。 図４の単一ポートメモリセルを示した詳細な回路図である。 図１の強誘電体メモリセルアレイのさらに他の実施例を示したブロック図である。 図６の２ポートメモリセルを示した詳細な回路図である。 図１の強誘電体メモリセルアレイのさらに他の実施例を示したブロック図である。 図８の２ポートメモリセルを示した詳細な回路図である。 本発明の２ポートメモリセルアレイに用いられるセンスアンプを示した詳細な回路図である。 図１０のセンスアンプの動作を示したタイミング図である。 パワーアップモード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。 ライト動作モード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。 リード動作モード時図１の非揮発性強誘電体メモリ装置の動作タイミング図である。

符号の説明

１００ 強誘電体メモリセルアレイ
２００ メモリ制御部
３００ パワーアップリセット回路部
１０、３０ 単一ポートメモリセル
１１、３１、４１、６１ ＰＭＯＳラッチ部
１２、３２、４２、６２ ライト制御部
１３、３３、４３、６３ 強誘電体キャパシタ
１４、３４、４４、６４ ＮＭＯＳラッチ部
１５、２１、４６、５１ プルアップスイッチ
１６、２２、４７、５２ プルダウンスイッチ
２０、７０ センスアンプ
４０、６０ ２ポートメモリセル
５０ ライト駆動部
７１ プルアップ駆動部
７２ プルアップ制御部
７３ ラッチ部

Claims (15)

1. ライトイネーブル命令信号、リードイネーブル命令信号及びリセット信号の状態に従い、データをリードまたはライトする動作を制御するための制御信号等を出力するメモリ制御ブロック、
   前記制御信号等の制御に従い前記データをメモリセルにライトし、前記メモリセルにライトされたデータをリードモード時にセンスアンプのラッチ部に臨時格納し、前記センスアンプのラッチ部に臨時格納されたデータを出力する強誘電体メモリセルアレイ、及び
   前記強誘電体メモリセルアレイに格納されたデータを復元するための前記リセット信号を出力するパワーアップリセット回路を備えてなり、
   前記強誘電体メモリセルアレイは、
   一対のライトビットライン、
   一対のリードビットライン、
   前記一対のライトビットラインと前記一対のリードビットラインとの間にカラム方向に連結された多数の第１マルチポートメモリセル、
   前記一対のライトビットラインに連結されたライト駆動手段、及び
   前記一対のリードビットラインに連結された前記センスアンプを備え
   ることを特徴とする非揮発性強誘電体メモリ装置。
2. 前記第１マルチポートメモリセルは、出力ノードの間の電圧差を利用してハイレベルを増幅する第１ラッチ部、
   前記制御信号等に応答し前記一対のライトビットラインと前記出力ノードを選択的に連結する多数のライト制御手段、
   多数の強誘電体キャパシタを含む格納手段、
   前記出力ノードの間の電圧差を利用してローレベルを増幅する第２ラッチ部、
   前記制御信号等及び前記出力ノードの電位により前記一対のリードビットラインの電圧レベルを変更する多数のリード制御手段、
   前記制御信号等に応答し前記第１ラッチ部に電源電圧を選択的に印加するプルアップスイッチ、及び
   前記制御信号等に応答し前記第２ラッチ部を接地電圧に選択的に連結するプルダウンスイッチを備える
   ことを特徴とする請求項１に記載の非揮発性強誘電体メモリ装置。
3. 前記第１ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたＰＭＯＳトランジスタを備える
   ことを特徴とする請求項２に記載の非揮発性強誘電体メモリ装置。
4. 前記格納手段は、一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第１及び第２強誘電体キャパシタ、及び
   一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第３及び第４強誘電体キャパシタを備える
   ことを特徴とする請求項２に記載の非揮発性強誘電体メモリ装置。
5. 前記第３及び第４強誘電体キャパシタの個数は、前記出力ノードの動作時ローディングレベルの設定に応じて増加される
   ことを特徴とする請求項４に記載の非揮発性強誘電体メモリ装置。
6. 前記リード制御手段は、前記制御信号等及び前記出力ノードの電位により前記一対のリードビットラインを選択的に接地電圧に連結する第１及び第２スイッチ手段を備える
   ことを特徴とする請求項２に記載の非揮発性強誘電体メモリ装置。
7. 前記センスアンプは、前記一対のリードビットラインの電圧が全てローレベルの場合、前記一対のリードビットラインをプルアップさせるプルアップ駆動手段、及び
   前記一対のリードビットラインに載せられたデータを所定時間格納するラッチ部を備える
   ことを特徴とする請求項１に記載の非揮発性強誘電体メモリ装置。
8. 前記プルアップ駆動手段は、前記一対のリードビットラインの電圧が全てローレベルなのか否かを検出する検出手段、及び
   前記検出手段から出力された信号に応答し、電源電圧を前記一対のリードビットラインに印加するプルアップ手段を備える
   ことを特徴とする請求項７に記載の非揮発性強誘電体メモリ装置。
9. ライトイネーブル命令信号、リードイネーブル命令信号及びリセット信号の状態に従い、データをリードまたはライトする動作を制御するための制御信号等を出力するメモリ制御ブロック、
   前記制御信号等の制御に従い前記データをメモリセルにライトし、前記メモリセルにライトされたデータをリードモード時にセンスアンプのラッチ部に臨時格納し、前記センスアンプのラッチ部に臨時格納されたデータを出力する強誘電体メモリセルアレイ、及び
   前記強誘電体メモリセルアレイに格納されたデータを復元するための前記リセット信号を出力するパワーアップリセット回路を備えてなり、
   前記強誘電体メモリセルアレイは、一対のライトビットライン、
   一対のリードビットライン、
   多数の共通プルアップライン、
   多数の共通プルダウンライン、
   前記制御信号等に応答し前記多数の共通プルアップラインに電源電圧をそれぞれ選択的に印加する多数のプルアップ手段、
   前記制御信号等に応答し前記多数の共通プルダウンラインを接地電圧にそれぞれ選択的に連結する多数のプルダウン手段、
   前記一対のライトビットラインと前記一対のリードビットラインとの間にカラム方向に連結された多数の第２マルチポートメモリセル、
   前記一対のライトビットラインに連結されたライト駆動手段、及び
   前記一対のリードビットラインに連結された前記センスアンプを備える
   ことを特徴とする非揮発性強誘電体メモリ装置。
10. 前記第２マルチポートメモリセルは、出力ノードの間の電圧差を利用してハイレベルを増幅する第１ラッチ部、
    前記制御信号等に応答し前記一対のライトビットラインと前記出力ノードを選択的に連結する多数のライト制御手段、
    多数の強誘電体キャパシタを含む格納手段、
    前記出力ノードの間の電圧差を利用してローレベルを増幅する第２ラッチ部、及び
    前記制御信号等及び前記出力ノードの電位により前記一対のリードビットラインの電圧レベルを変更する多数のリード制御手段を備える
    ことを特徴とする請求項９に記載の非揮発性強誘電体メモリ装置。
11. 前記第１ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたＰＭＯＳトランジスタを備える
    ことを特徴とする請求項１０に記載の非揮発性強誘電体メモリ装置。
12. 前記格納手段は、一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第１及び第２強誘電体キャパシタ、及び
    一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第３及び第４強誘電体キャパシタを備える
    ことを特徴とする請求項１０に記載の非揮発性強誘電体メモリ装置。
13. 前記第３及び第４強誘電体キャパシタの個数は、前記出力ノードの動作時ローディングレベルの設定に応じて増加される
    ことを特徴とする請求項１１に記載の非揮発性強誘電体メモリ装置。
14. 前記センスアンプは、前記一対のリードビットラインの電圧が全てローレベルの場合、前記一対のリードビットラインをプルアップさせるプルアップ駆動手段、及び
    前記一対のリードビットラインに載せられたデータを所定時間格納するラッチ部を備える
    ことを特徴とする請求項９に記載の非揮発性強誘電体メモリ装置。
15. 前記プルアップ駆動手段は、前記一対のリードビットラインの電圧が全てローレベルなのか否かを検出する検出手段、及び
    前記検出手段から出力された信号に応答し、電源電圧を前記一対のリードビットラインに印加するプルアップ手段を備える
    ことを特徴とする請求項１４に記載の非揮発性強誘電体メモリ装置。

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