JP2002133884A

JP2002133884A - 半導体集積回路装置

Info

Publication number: JP2002133884A
Application number: JP2000329104A
Authority: JP
Inventors: Takeshi Ota; 毅太田; Atsushi Nozoe; 敦史野副; Toshifumi Noda; 敏史野田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-10-27
Filing date: 2000-10-27
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】チップ選択信号が入力される１つの外部接続
端子だけで、２つの半導体チップをそれぞれ独立して選
択する。【解決手段】ＤＤＰ構造のフラッシュメモリにおい
て、２つの半導体チップにはチップ選択制御回路１６ａ
がそれぞれ設けられている。一方の半導体チップでは２
回目に入力されるセクタアドレスを読み込むライトイネ
ーブル信号ＷＥがローレベル、該セクタアドレスの最上
位ビットの選択データがローレベルの場合、この信号Ｗ
Ｅに同期してライトイネーブル信号ＷＥ０、アドレス受
け入れ信号Ａｄｄ２がローレベルとなり、アドレスカウ
ンタが２該セクタアドレスを受け入れる。他方の半導体
チップではトリガパルスＴＲがハイレベルとなってライ
トイネーブル信号ＷＥ０もハイレベルのままとなり、信
号Ａｄｄ２がハイレベルの状態から変化しないので２回
目のセクタアドレスを受け入れず、動作不可となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パッケージ小型化
技術に関し、特に、２つの半導体チップを積層して樹脂
封止したフラッシュメモリの外部接続端子数の削減に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】近年、フラッシュメモリなどにおいては
メモリの大容量化が進んでおり、その大容量化に対応す
るために２つの半導体チップを積層し、これら半導体チ
ップを同一の樹脂封止体で封止した、いわゆるＤＤＰ
（ＤｏｕｂｌｅＤｅｎｓｉｔｙＰａｃｋａｇｅ）構造
の半導体集積回路装置がある。

【０００３】この半導体集積回路装置は、２つの半導体
チップが互いに対向した状態で積層されており、リード
は、樹脂封止体の内部において上下に分岐された２つの
分岐リードを有する構成となっている。

【０００４】２つの分岐リードのうち、一方の分岐リー
ドは、一方の半導体チップにおける回路形成面に絶縁性
フィルムを介在して接着固定され、その回路形成面の電
極にボンディングワイヤを介して接続されている。

【０００５】また、他方の分岐リードも同様に、他方の
半導体チップにおける回路形成面に絶縁性フィルムを介
在して接着固定され、その回路形成面の電極にボンディ
ングワイヤを介して接続されている。

【０００６】２つの分岐リードのそれぞれは別々の部材
によって構成されており、一方の分岐リードが樹脂封止
体の外部に導出され、外部リードとなっている。他方の
分岐リードは、樹脂封止体の内部において一方の分岐リ
ードに接合され、電気的にかつ機械的に接続されてい
る。

【０００７】なお、この種の半導体装置について詳しく
述べてある例としては、平成１０年７月２７日、株式会
社プレスジャーナル発行、月刊Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒＷｏｒｌｄ編集部（編）、「’９９半導体組立
・検査技術」Ｐ１６，Ｐ１７があり、この文献には、Ｄ
ＤＰ半導体装置の構造などが記載されている。

【０００８】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。

【０００９】すなわち、電源ピンやＩ／Ｏピンなどの外
部接続端子は、２つのチップで共通化されているが、こ
れら２つの半導体チップのうち、いずれか一方の半導体
チップを選択するチップイネーブル信号が入力される外
部接続端子は共通化できないために独立してそれぞれ設
けられているためにパッケージサイズの小型化などを妨
げるという問題がある。

【００１０】本発明の目的は、外部から入力される１つ
のチップ選択信号だけで、２つの半導体チップをそれぞ
れ独立して選択することにより、外部接続端子数を少な
くすることのできる半導体集積回路装置を提供すること
にある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の半導体集積回路装置
は、樹脂封止体の内部に２つの半導体チップが積層さ
れ、その樹脂封止体の内外に延在するリードが該樹脂封
止体内部において２つに分岐され、分岐された一方のリ
ードが一方の半導体チップの電極部と接続され、他方の
リードが他方の半導体チップにおける電極部に接続され
た構成において、２つの半導体チップに共通に入力され
るチップイネーブル信号と外部から順次入力され、読み
出し、書き込み、または消去の際にアクセスに必要な第
１、第２のセクタアドレスのうち、２回目に入力される
第２のセクタアドレスにおける最上位ビットの選択デー
タとに基づいて、２つの半導体チップのうち、１つの半
導体チップを選択するチップ選択制御手段を備えたもの
である。

【００１４】また、本発明の半導体集積回路装置は、樹
脂封止体の内部に２つの半導体チップが積層され、その
樹脂封止体の内外に延在するリードが該樹脂封止体内部
において２つに分岐され、分岐された一方のリードが一
方の半導体チップの電極部と接続され、他方のリードが
他方の半導体チップにおける電極部に接続された構成に
おいて、２つの半導体チップに共通に入力されるチップ
イネーブル信号と、外部から順次入力され、読み出し、
書き込み、または消去の際にアクセスに必要な第１、第
２のセクタアドレスのうち、２回目に入力される第２の
セクタアドレスにおける最上位ビットの選択データとに
基づいて、該２つの半導体チップのうち、いずれか一方
の半導体チップを選択し、選択された半導体チップにお
いては第２のセクタアドレスを受け入れ許可し、選択さ
れなかった半導体チップには第２のセクタアドレスを受
け入れないアドレス受け入れ信号を生成するチップ選択
制御手段を備えたものである。

【００１５】さらに、本発明の半導体集積回路装置は、
樹脂封止体の内部に２つの半導体チップが積層され、そ
の樹脂封止体の内外に延在するリードが該樹脂封止体内
部において２つに分岐され、分岐された一方のリードが
一方の半導体チップの電極部と接続され、他方のリード
が他方の半導体チップにおける電極部に接続された構成
において、一方の半導体チップには、２つの半導体チッ
プに共通に入力されるチップイネーブル信号がアクティ
ブとなり、かつ外部から順次入力され、読み出し、書き
込み、または消去の際にアクセスに必要な第１、第２の
セクタアドレスのうち、第１のセクタアドレスが入力さ
れる際に、一方の半導体チップに第１のセクタアドレス
の受け入れを許可するアドレス受け入れ信号を生成して
出力し、２回目に入力される第２のセクタアドレスにお
ける最上位ビットの選択データがローレベルの場合に第
２のセクタアドレスを受け入れ許可するアドレス受け入
れ信号を生成する第１チップ選択制御手段を設け、他方
の半導体チップには、２つの半導体チップに共通に入力
されるチップイネーブル信号がアクティブとなり、かつ
第１、第２のセクタアドレスのうち、第１のセクタアド
レスが入力された際に、該第１のセクタアドレスの受け
入れを許可するアドレス受け入れ信号を生成して出力
し、２回目に入力される前記第２のセクタアドレスにお
ける最上位ビットの選択データがローレベルの場合に第
２のセクタアドレスを受け入れ不許可とするアドレス受
け入れ信号を生成する第２のチップ選択制御手段を設け
たものである。

【００１６】また、本発明の半導体集積回路装置は、樹
脂封止体の内部に２つの半導体チップが積層され、その
樹脂封止体の内外に延在するリードが該樹脂封止体内部
において２つに分岐され、分岐された一方のリードが一
方の半導体チップの電極部と接続され、他方のリードが
他方の半導体チップにおける電極部に接続された構成に
おいて、一方の半導体チップには、２つの半導体チップ
に共通に入力されるチップイネーブル信号がアクティブ
となり、かつ外部から順次入力され、読み出し、書き込
み、または消去の際にアクセスに必要な第１、第２のセ
クタアドレスのうち、第１のセクタアドレスが入力され
る際に、一方の半導体チップに第１のセクタアドレスの
受け入れを許可するアドレス受け入れ信号を生成して出
力し、２回目に入力される第２のセクタアドレスにおけ
る最上位ビットの選択データがハイレベルの場合に第２
のセクタアドレスを受け入れ許可するアドレス受け入れ
信号を生成する第１チップ選択制御手段を設け、他方の
半導体チップには、２つの半導体チップに共通に入力さ
れるチップイネーブル信号がアクティブとなり、かつ第
１、第２のセクタアドレスのうち、第１のセクタアドレ
スが入力される際には、第１のセクタアドレスの受け入
れを許可するアドレス受け入れ信号を生成して出力し、
２回目に入力される第２のセクタアドレスにおける最上
位ビットの選択データがハイレベルの場合に第２のセク
タアドレスを受け入れ不許可するアドレス受け入れ信号
を生成する第２のチップ選択制御手段を設けたものであ
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】図１は、本発明の実施の形態によるフラッ
シュメモリのパッケージ内における概念図、図２は、本
発明の実施の形態によるフラッシュメモリのパッケージ
内における配線の説明図、図３は、フラッシュメモリの
構成図、図４は、本発明の実施の形態によるフラッシュ
メモリに設けられたチップ選択制御回路の回路図、図５
（ａ）、（ｂ）は、本発明の実施の形態によるチップ選
択制御回路のタイミングチャートである。

【００１９】本実施の形態において、ＤＤＰからなるフ
ラッシュメモリ（半導体集積回路装置）１は、図１に示
すように、２つの半導体チップ２，３が上下に積層され
た構成からなる。これら半導体チップ２，３には、電源
端子、Ｉ／Ｏ端子、制御信号端子などの１７本の端子が
それぞれ設けられている。

【００２０】そして、半導体チップ２，３における１７
本の端子は、図２に示すように、同じ機能の端子がそれ
ぞれが共通化されて１本の外部接続端子となって形成さ
れている。

【００２１】ここでは、図示したように、２本の電源端
子、７本の制御信号端子、ならびに８本のＩ／Ｏ端子
（Ｉ／Ｏ０〜Ｉ／Ｏ７）から構成され、これら１７本の
端子がすべて共通化されている。

【００２２】電源端子には、フラッシュメモリ１の動作
電圧となる電源電圧、および基準電位が供給される。制
御信号端子には、たとえば、２つの半導体チップ２，３
のうち、いずれか一方の半導体チップを選択するチップ
イネーブル信号ＣＥ、および書き込み許可信号であるラ
イトイネーブル信号ＷＥなど様々な制御信号が入力され
る。Ｉ／Ｏ端子には、データ信号、アドレス信号などの
信号が入出力される。

【００２３】さらに、フラッシュメモリ１の回路構成に
ついて図３を用いて説明する。ここでは、半導体チップ
２に形成された回路構成について説明するが、半導体チ
ップ３の回路構成も図３に示す回路と同様である。

【００２４】フラッシュメモリ１には、メモリアレイ４
が設けられており、このメモリアレイ４は、２つのメモ
リマット４ａ，４ｂから構成されている。メモリマット
４ａ，４ｂにはメモリセルがマトリクス状にそれぞれ配
置され、同一行のメモリセルの一方の接続部は共通のワ
ード線ＷＬに接続され、同一列のメモリセルの他方の接
続部は共通のビット線ＢＬに接続されている。

【００２５】メモリアレイ４には、メモリマット４ａ、
４ｂに対応してそれぞれＸ系のアドレスデコーダ５，６
と、これらアドレスデコーダ５，６のデコード結果に従
ってメモリマット４ａ，４ｂ内の１本のワード線ＷＬを
選択レベルに駆動するサブデコーダ７，８が設けられて
いる。ここでは、サブデコーダ７，８が各メモリマット
４ａ，４ｂの両側、ならびに中央部に配置されている。

【００２６】さらに、メモリマット４ａ，４ｂの間に
は、それぞれのマット内のビット線ＢＬに接続されたセ
ンスラッチ９，１０が配置されている。これらセンスラ
ッチ９，１０は、ビット線ＢＬからの読み出し信号の増
幅、およびラッチを行う。

【００２７】また、メモリマット４ａ，４ｂの外側、す
なわちビット線ＢＬを挟んでセンスラッチ９，１０と反
対側には、データラッチ１１，１２が配置されている。
データラッチ１１，１２は、読み出しデータを一時的の
保持する。

【００２８】Ｙ系アドレスデコーダ、ならびにこのアド
レスデコーダによってＯＮ、ＯＦＦされて入力データ演
算回路１３からのデータを対応するセンスラッチに転送
させるカラムスイッチは、センスラッチ列、ならびにデ
ータラッチ列と一体的に構成されている。入力データ演
算回路１３は、外部から入力された書き込みデータを２
ビット毎に４値データに変換する。

【００２９】さらに、フラッシュメモリ１には、コマン
ドデコーダ１４、メモリ１５、および制御回路１６が備
えられている。また、制御回路１６には、前述した共通
化されたチップイネーブル信号ＣＥによって２つの半導
体チップ２，３のいずれか一方を選択するチップ選択制
御回路１６ａ（図４）が設けられている。

【００３０】コマンドデコーダ１４は、外部入力される
コマンドをデコードする。メモリ１５は、たとえば、Ｒ
ＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などからな
り、コマンド実行に必要な一連のマイクロ命令群が格納
されている。

【００３１】制御回路１６は、コマンドデコーダ１４の
デコード結果に基づいて当該コマンドに対応した処理を
実行すべく制御信号を生成し、それら信号に対応する制
御処理を実行する。

【００３２】また、フラッシュメモリ１には、その他
に、直接系制御回路１７、書き込み消去判定回路１７
ａ、システムクロック１８、ステイタスレジスタテスト
系回路１９、メインアンプ２０、電源系回路２１、入出
力制御回路２２、制御信号入力バッファ２３、入出力バ
ッファ２４、アドレスカウンタ２５、救済系回路２６、
アドレスジェネレータ２７、ならびに冗長回路２８など
が設けられている。

【００３３】直接系制御回路１７は、書き込み消去判定
回路１７ａの判定結果に基づいて書き込みシーケンス、
または消去シーケンスを終了させる。書き込み消去判定
回路１７ａは、データの書き込み時や消去時にセンスラ
ッチ９，１０のデータに基づいて書き込み、あるいは消
去が終了したかを判定する。

【００３４】システムクロック１８は、電源系回路２１
に用いられるクロック信号や内部回路の動作に必要なタ
イミングクロックを複数生成し、供給する。ステイタス
レジスタテスト系回路１９は、フラッシュメモリ１の内
部状態を反映するとともに外部からアクセス可能か否か
を示すレディ／ビジィ信号Ｒ／Ｂを生成して出力した
り、内部回路をテストする機能を備える。メインアンプ
２０は、メモリアレイ４から読み出された信号を増幅す
る。

【００３５】また、電源系回路２１は、電源切り替え回
路２１ａ、内部電源回路２１ｂ、基準電源回路２１ｃ、
および電源制御回路２１ｄから構成されている。電源切
り替え回路２１ａは、動作状況に応じて内部電源回路２
１ｂが生成した電圧を選択し、メモリアレイ４に供給す
る。

【００３６】内部電源回路２１ｂは、外部供給される電
源電圧から書き込み電圧、消去電圧、読み出し電圧、ベ
リファイ電圧などの様々な電圧を生成する。基準電源回
路２１ｃは、書き込み電圧などの基準となる電圧を生成
する。電源制御回路２１ｄは、これら電源切り替え回路
２１ａ、内部電源回路２１ｂ、ならびに基準電源回路２
１ｃの制御を司る。

【００３７】入出力制御回路２２、および御信号入力バ
ッファ２３は、外部から入力されるアドレス信号、書き
込みデータ信号や、コマンドを取り込んで所定の内部回
路に供給するとともに読み出しデータ信号を外部に出力
する。

【００３８】入出力バッファ２４は、外部から入力され
る制御信号を取り込んで制御回路１６やその他の所定の
内部回路に供給する。アドレスカウンタ２５は、外部入
力されるアドレス信号を取り込み、カウントアップす
る。

【００３９】救済系回路２６は、入力アドレスと不良ア
ドレスとを比較し、アドレスが一致した際に選択メモリ
行、または列を切り換える。アドレスジェネレータ２７
は、データ転送時にＹアドレスを自動的に更新したり、
データ消去時などにＸアドレスを発生する。冗長回路２
８は、メモリアレイ４内に不良ビットがあった場合に予
備メモリ行と置き換える。

【００４０】また、半導体チップ２，３の制御回路１６
に設けられたチップ選択制御回路（チップ選択制御手
段、第１、第２チップ選択制御手段）１６ａの回路構成
について説明する。

【００４１】チップ選択制御回路１６ａは、図４に示す
ように、否定論理積回路２９〜３６、インバータ３７〜
４４、３入力の否定論理和回路４５，４６、２入力の否
定論理和回路４７、ならびにコントロールゲートが備え
られたインバータ４８から構成されている。

【００４２】インバータ３７の入力部には、外部入力さ
れるライトイネーブル信号ＷＥが入力されるように接続
されており、このインバータ３７の出力部には、否定論
理積回路２９の他方の入力部が接続されている。

【００４３】また、否定論理積回路２９の一方の接続部
には、インバータ４４の出力部から出力されるアドレス
受け入れ信号Ａｄｄ１が入力されるように接続されてい
る。否定論理積回路２９の出力部には、否定論理積回路
３０の一方の入力部が接続されている。

【００４４】否定論理和回路４５の入力部には、インバ
ータ４４の出力部から出力されるアドレス受け入れ信号
Ａｄｄ１、インバータ４８から出力される信号ＳＤ、お
よび外部から入力されるライトイネーブル信号ＷＥがそ
れぞれ入力されるように接続されている。

【００４５】否定論理和回路４５の出力部には、インバ
ータ３８の入力部が接続されており、このインバータ３
８の出力部には、否定論理積回路３０の他方の入力部が
接続されている。

【００４６】否定論理積回路３０の出力部には、インバ
ータ３９の入力部が接続されており、該インバータ３９
の出力部からはライトイネーブル信号ＷＥ０が出力され
ている。このライトイネーブル信号ＷＥ０は、否定論理
積回路３１，３３，３５の一方の接続部にそれぞれ入力
されるように接続されている。

【００４７】インバータ４０の入力部には、インバータ
４８の出力部から出力された信号ＳＤが入力されるよう
に接続されている。インバータ４８の入力部には、外部
から入力されるセクタアドレスＳＡ２の最上位ビットの
信号であり、半導体チップ２，３のいずれを動作させる
かを選択する選択データとして入力されるＩ／Ｏ端子に
おけるＩ／Ｏ７の信号が入力されるように接続されてい
る。

【００４８】このインバータ４８には、コントロールゲ
ートが設けられており、該コントロールゲートにローレ
ベル（基準電位Ｖ_SS）のコントロール信号が入力された
際にはインバータとして機能し、ハイレベル（電源電圧
Ｖ_CC）のコントロール信号が入力された際にはドライバ
として機能する。

【００４９】コントロールゲートへのコントロール信号
の切り替え方法としては、ヒューズ、あるいはボンディ
ングオプションなどがある。たとえば、ボンディングオ
プションの場合、半導体チップ２，３にコントロール信
号供給用の新たなボンディングパッドを設け、このボン
ディングパッドを電源電圧Ｖ_CCが供給されるリード、ま
たは基準電位Ｖ_SSが供給されるリードのいずれかとボン
ディングワイヤによって接続することによってコントロ
ール信号の電圧レベルを切り替える。

【００５０】さらに、否定論理和回路４６の入力部に
は、アドレス受け入れ信号Ａｄｄ１、インバータ４０か
ら出力される反転信号、および外部入力されるライトイ
ネーブル信号ＷＥがそれぞれ入力されるように接続され
ている。そして、否定論理和回路４６の出力部からはト
リガパルスＴＲが出力される。

【００５１】さらに、否定論理和回路４６の一方の入力
部にはチップイネーブル信号ＣＥが入力されるように接
続されており、他方の入力部には、否定論理和回路４６
から出力されたトリガパルスＴＲが入力されるように接
続されている。

【００５２】否定論理和回路４６の出力部には、否定論
理積回路３２の他方の入力部が接続されており、この否
定論理積回路３２の一方の入力部には、否定論理積回路
３１の出力部が接続されている。

【００５３】また、否定論理積回路３２の出力部には、
否定論理積回路３１の他方の入力部、およびインバータ
４１の入力部がそれぞれ接続されている。インバータ４
１の出力部には、インバータ４２の入力部、ならびに否
定論理積回路３４の他方の入力部がそれぞれ接続されて
おり、該否定論理積回路３４の一方の入力部には、否定
論理積回路３３の出力部が接続されている。

【００５４】インバータ４２の出力部からは、制御回路
１６がコマンド受け入れ状態となったことを示すコマン
ド受け入れ信号ＣＯＭが出力される。このコマンド受け
入れ信号ＣＯＭは、コマンドデコーダ１４、ならびにア
ドレスカウンタ２５に出力される。

【００５５】否定論理積回路３４の出力部には、インバ
ータ４３の入力部、および否定論理積回路３３の他方の
入力部が接続されている。インバータ４３の出力部に
は、インバータ４４の入力部、ならびに否定論理積回路
３６の他方の入力部がそれぞれ接続されており、この否
定論理積回路３６の出力部には、否定論理積回路３５の
他方の入力が接続されている。

【００５６】また、否定論理積回路３５の出力部には、
否定論理積回路３６の一方の入力が接続されている。そ
して、インバータ４４の出力からはアドレス受け入れ信
号Ａｄｄ１が出力され、否定論理積回路３６の出力部か
らはアドレス受け入れ信号Ａｄｄ２が出力される。

【００５７】これらアドレス受け入れ信号Ａｄｄ１，Ａ
ｄｄ２は、セクタアドレスＳＡ１，ＳＡ２を制御回路１
６がそれぞれ受け入れ可能になったことを示す信号であ
り、アドレスカウンタ２５に出力される。

【００５８】さらに、セクタアドレスは２回に分かれて
入力されており、最初にはＩ／Ｏ端子のＩ／Ｏ０〜Ｉ／
Ｏ７から８ビットのセクタアドレス（第１のセクタアド
レス）ＳＡ１が入力され、その後Ｉ／Ｏ端子のＩ／Ｏ０
〜Ｉ／Ｏ６から７ビットのセクタアドレス（第２のセク
タアドレス）ＳＡ２が入力される。

【００５９】そして、これらセクタアドレスＳＡ１，Ｓ
Ａ２の組み合わせによって読み出し、書き込み消去など
のアクセス単位を指定している。また、セクタアドレス
ＳＡ２において、最上位ビットのＩ／Ｏ７は、半導体チ
ップ２，３のいずれを動作させるかを選択する選択デー
タとして入力される。

【００６０】次に、本実施の形態におけるチップ選択制
御回路１６ａの動作について、図１〜図４、および図５
（ａ）、（ｂ）のタイミングチャートを用いて説明す
る。

【００６１】ここで、半導体チップ２のチップ選択制御
回路１６ａにおけるインバータ４８のコントロールゲー
トには電源電圧Ｖ_CCが供給され、半導体チップ３のチッ
プ選択制御回路におけるインバータ４８のコントロール
ゲートには基準電位Ｖ_SSが供給されているものとする。

【００６２】さらに、図５（ａ）は、半導体チップ２が
動作可能となる際のタイミングチャートであり、図５
（ｂ）は、半導体チップ２が動作不可となる際のタイミ
ングチャートである。

【００６３】また、図５（ａ）、（ｂ）においては、上
方から下方にかけて、外部接続端子を介して入力される
ライトイネーブル信号ＷＥ、同じく外部接続端子を介し
て入力されるチップイネーブル信号ＣＥ、チップ選択制
御回路１６ａから出力されるライトイネーブル信号ＷＥ
０、チップ選択制御回路１６ａから出力されるコマンド
受け入れ信号ＣＯＭ、アドレス受け入れ信号Ａｄｄ１，
Ａｄｄ２、ならびに否定論理和回路４６から出力される
トリガパルスＴＲの信号タイミングをそれぞれ示してい
る。

【００６４】まず、半導体チップ２が動作可能となる場
合、図５（ａ）に示すように、フラッシュメモリ１のス
タンバイ状態から、ある制御信号端子を介してローレベ
ルのチップイネーブル信号ＣＥが外部入力される。

【００６５】ローレベルのライトイネーブル信号ＷＥが
ある制御信号端子を介して入力されると、このライトイ
ネーブル信号ＷＥに同期してインバータ３９，４２から
ローレベルのライトイネーブル信号ＷＥ０、コマンド受
け入れ信号ＣＯＭがそれぞれ出力される。そして、アド
レスカウンタ２５は、ローレベルのコマンド受け入れ信
号ＣＯＭを受けてコマンドの受け入れを開始する。

【００６６】コマンドの受け入れが終了すると、ライト
イネーブル信号ＷＥが再びハイレベルとなり、このハイ
レベルのライトイネーブル信号ＷＥに同期して、インバ
ータ３９から出力されるライトイネーブル信号ＷＥ０も
ハイレベルとなる。

【００６７】その後、最初のセクタアドレスＳＡ１を読
み込むために再びライトイネーブル信号ＷＥがローレベ
ルになると、このライトイネーブル信号ＷＥに同期して
ライトイネーブル信号ＷＥ０、およびアドレス受け入れ
信号Ａｄｄ１がそれぞれローレベルとなる。

【００６８】最初のセクタアドレスＳＡ１が受け入れ可
能であることを示すローレベルのアドレス受け入れ信号
Ａｄｄ１を受けて、アドレスカウンタ２５は、Ｉ／Ｏ端
子のＩ／Ｏ０〜Ｉ／Ｏ７から入力された８ビットのアド
レス信号を受け入れる。

【００６９】これらセクタアドレスＳＡ１が読み込まれ
た後、再びライトイネーブル信号ＷＥがハイレベルとな
り、この信号に同期して、インバータ３９から出力され
るライトイネーブル信号ＷＥ０もハイレベルとなる。

【００７０】そして、２回目のセクタアドレスＳＡ２を
読み込むためにライトイネーブル信号ＷＥがローレベル
となる。このとき、前述したセクタアドレスＳＡ２にお
ける最上位ビット（Ｉ／Ｏ７）の選択データがローレベ
ルであった場合には、インバータ４８からもローレベル
の信号ＳＤが出力され、この信号ＳＤに同期して、ライ
トイネーブル信号ＷＥ０、アドレス受け入れ信号Ａｄｄ
２がそれぞれローレベルになる。

【００７１】よって、アドレスカウンタ２５は、２回目
のセクタアドレスＳＡ２が受け入れ可能であることを示
すローレベルのアドレス受け入れ信号Ａｄｄ２を受け
て、Ｉ／Ｏ端子のＩ／Ｏ０〜Ｉ／Ｏ６から入力された７
ビットのセクタアドレスＳＡ２を受け入れる。

【００７２】次に、半導体チップ２が動作不可となる場
合について図５（ｂ）を用いて説明する。

【００７３】まず、フラッシュメモリ１のスタンバイ状
態から、ある制御信号端子を介してローレベルのチップ
イネーブル信号ＣＥが外部入力される。そして、ローレ
ベルのライトイネーブル信号ＷＥがある制御信号端子を
介して入力されると、このライトイネーブル信号ＷＥに
同期して、ローレベルのライトイネーブル信号ＷＥ０、
ローレベルのコマンド受け入れ信号ＣＯＭがそれぞれ出
力され、アドレスカウンタ２５がローレベルのコマンド
受け入れ信号ＣＯＭを受けてコマンドの受け入れを開始
する。

【００７４】コマンドの受け入れ終了後、ライトイネー
ブル信号ＷＥが再びハイレベルとなり、このライトイネ
ーブル信号ＷＥに同期してライトイネーブル信号ＷＥ０
もハイレベルとなる。

【００７５】その後、最初のセクタアドレスＳＡ１を読
み込むために、再びライトイネーブル信号ＷＥがローレ
ベルとなると、これに同期してライトイネーブル信号Ｗ
Ｅ０、アドレス受け入れ信号Ａｄｄ１がそれぞれローレ
ベルとなる。

【００７６】最初のセクタアドレスＳＡ１が受け入れ可
能であることを示すローレベルのアドレス受け入れ信号
Ａｄｄ１を受けて、アドレスカウンタ２５は、Ｉ／Ｏ端
子のＩ／Ｏ０〜Ｉ／Ｏ７から入力された８ビットのセク
タアドレスＳＡ１を受け入れる。

【００７７】これらセクタアドレスＳＡ１が読み込まれ
た後、再びライトイネーブル信号ＷＥがハイレベルとな
り、この信号に同期して、インバータ３９から出力され
るライトイネーブル信号ＷＥ０もハイレベルとなる。

【００７８】そして、２回目のセクタアドレスＳＡ２を
読み込むためにライトイネーブル信号ＷＥがローレベル
となる。このとき、セクタアドレスＳＡ２の最上位ビッ
ト（Ｉ／Ｏ７）の選択データがハイレベルであると、イ
ンバータ４８の出力部からは同様にハイレベルの信号Ｓ
Ｄが出力され、否定論理和回路４６の出力部から出力さ
れるトリガパルスＴＲがハイレベルとなる。また、イン
バータ３９から出力されるライトイネーブル信号ＷＥ０
は、ライトイネーブル信号ＷＥに同期せず、ハイレベル
のままとなる。

【００７９】よって、ハイレベルのトリガパルスＴＲに
よって否定論理積回路３６の出力部、すなわちアドレス
受け入れ信号Ａｄｄ２はハイレベルの状態から変化しな
いことになる。

【００８０】アドレス受け入れ信号Ａｄｄ２がローレベ
ル（アクティブ）にならないので、アドレスカウンタは
２回目に入力されるセクタアドレスＳＡ２を受け入れ
ず、半導体チップ２は動作不可状態となる。

【００８１】その後、ライトイネーブル信号ＷＥがハイ
レベルになると、コマンド受け入れ信号ＣＯＭ、および
アドレス受け入れ信号Ａｄｄ１が、それぞれハイレベ
ル、トリガパルスＴＲがローベルとなり、コマンド受け
入れ状態となる。

【００８２】ここでは、半導体チップ２が動作不可状態
であっても、前述したように該半導体チップ２は、チッ
プイネーブル信号ＣＥがローレベルとなった際に常にコ
マンドを受け入れる状態となっている。

【００８３】また、半導体チップ３に設けられたチップ
選択制御回路（チップ選択制御手段、第２のチップ選択
制御手段）においては、前述したようにインバータ４８
のコントロールゲートに基準電位Ｖ_SSが供給されてお
り、該インバータ４８から出力される信号ＳＤが反転し
て出力されるので、セクタアドレスＳＡ２の最上位ビッ
ト（選択データ）がローレベルの場合、図４（ｂ）に示
すように該半導体チップ３が動作不可となり、セクタア
ドレスＳＡ２の最上位ビットがハイレベルの場合には、
図４（ａ）に示すように該半導体チップ３が動作可能と
なる。

【００８４】よって、半導体チップ２が動作可能となる
場合には半導体チップ３が動作不可となり、半導体チッ
プ２が動作不可となる場合には半導体チップ３が動作可
能となる。

【００８５】それにより、本実施の形態においては、そ
れぞれの半導体チップ２，３にチップ選択制御回路１６
ａを設けたことにより、１つのチップイネーブル信号に
よってそれら半導体チップ２，３のいずれを動作させる
かを選択することが可能となり、フラッシュメモリ１の
外部接続端子数を少なくすることができる。

【００８６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８８】（１）本発明によれば、チップ選択制御手
段を設けたことにより、１つのチップイネーブル信号と
第２のセクタアドレスにおける最上位ビットの選択デー
タとによって２つの半導体チップのいずれを動作させる
かを選択することができ、ＤＤＰ構成の半導体集積回路
装置の外部接続端子数を少なくすることができる。

【００８９】（２）また、本発明では、上記（１）によ
り、半導体集積回路装置におけるパッケージの小型化な
どを実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるフラッシュメモリの
パッケージ内における概念図である。

【図２】本発明の実施の形態によるフラッシュメモリの
パッケージ内における配線の説明図である。

【図３】本発明の実施の形態によるフラッシュメモリの
構成図である。

【図４】本発明の実施の形態によるフラッシュメモリに
設けられたチップ選択制御回路の回路図である。

【図５】（ａ）は、本発明の実施の形態によるチップ選
択制御回路が一方の半導体チップを選択する際のタイミ
ングチャート、（ｂ）は、本発明の実施の形態によるチ
ップ選択制御回路が他方の半導体チップを選択する際の
タイミングチャートである。

【符号の説明】

１フラッシュメモリ（半導体集積回路装置）２，３半導体チップ４メモリアレイ４ａ，４ｂメモリマット５，６アドレスデコーダ７，８サブデコーダ９，１０センスラッチ１１，１２データラッチ１３入力データ演算回路１４コマンドデコーダ１５メモリ１６制御回路１６ａチップ選択制御回路（チップ選択制御手段、第
１、第２チップ選択制御手段）１７直接系制御回路１７ａ書き込み消去判定回路１８システムクロック１９ステイタスレジスタテスト系回路２０メインアンプ２１電源系回路２１ａ電源切り替え回路２１ｂ内部電源回路２１ｃ基準電源回路２１ｄ電源制御回路２２入出力制御回路２３制御信号入力バッファ２４入出力バッファ２５アドレスカウンタ２６救済系回路２７アドレスジェネレータ２８冗長回路１９〜３６否定論理積回路３７〜４４インバータ４５，４６否定論理和回路４７否定論理和回路ＣＥチップイネーブル信号ＷＥライトイネーブル信号ＷＥ０ライトイネーブル信号Ａｄｄ１，Ａｄｄ２アドレス受け入れ信号ＴＲトリガパルスＣＯＭコマンド受け入れ信号

フロントページの続き (72)発明者野田敏史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5B025 AD03 AE02 5B060 MM16

Claims

【特許請求の範囲】

【請求項１】樹脂封止体の内部に２つの半導体チップ
が積層され、前記樹脂封止体の内外に延在するリードが
前記樹脂封止体内部において２つに分岐され、分岐され
た一方の前記リードが一方の前記半導体チップの電極部
と接続され、他方の前記リードが他方の前記半導体チッ
プにおける電極部に接続された半導体集積回路装置であ
って、前記２つの半導体チップに共通に入力されるチップイネ
ーブル信号と外部から順次入力され、読み出し、書き込
み、および消去の際にアクセスに必要な第１、第２のセ
クタアドレスのうち、２回目に入力される前記第２のセ
クタアドレスにおける最上位ビットの選択データとに基
づいて、前記２つの半導体チップのうち、１つの半導体
チップを選択するチップ選択制御手段を備えたことを特
徴とする半導体集積回路装置。
【請求項２】樹脂封止体の内部に２つの半導体チップ
が積層され、前記樹脂封止体の内外に延在するリードが
前記樹脂封止体内部において２つに分岐され、分岐され
た一方の前記リードが一方の前記半導体チップの電極部
と接続され、他方の前記リードが他方の前記半導体チッ
プにおける電極部に接続された半導体集積回路装置であ
って、前記２つの半導体チップに共通に入力されるチップイネ
ーブル信号と、外部から順次入力され、読み出し、書き
込み、または消去の際にアクセスに必要な第１、第２の
セクタアドレスのうち、２回目に入力される前記第２の
セクタアドレスにおける最上位ビットの選択データとに
基づいて、前記２つの半導体チップのうち、いずれか一
方の半導体チップを選択し、前記選択された半導体チッ
プにおいては前記第２のセクタアドレスを受け入れ許可
し、選択されなかった前記半導体チップには前記第２の
セクタアドレスを受け入れないアドレス受け入れ信号を
生成するチップ選択制御手段を備えたことを特徴とする
半導体集積回路装置。
【請求項３】樹脂封止体の内部に２つの半導体チップ
が積層され、前記樹脂封止体の内外に延在するリードが
前記樹脂封止体内部において２つに分岐され、分岐され
た一方の前記リードが一方の前記半導体チップの電極部
と接続され、他方の前記リードが他方の前記半導体チッ
プにおける電極部に接続された半導体集積回路装置であ
って、前記一方の半導体チップには、前記２つの半導体チップ
に共通に入力されるチップイネーブル信号がアクティブ
となり、かつ外部から順次入力され、読み出し、書き込
み、または消去の際にアクセスに必要な第１、第２のセ
クタアドレスのうち、前記第１のセクタアドレスが入力
される際に、前記一方の半導体チップに前記第１のセク
タアドレスの受け入れを許可するアドレス受け入れ信号
を生成して出力し、２回目に入力される前記第２のセク
タアドレスにおける最上位ビットの選択データがローレ
ベルの場合に前記第２のセクタアドレスを受け入れ許可
するアドレス受け入れ信号を生成する第１チップ選択制
御手段を設け、前記他方の半導体チップには、前記２つの半導体チップ
に共通に入力されるチップイネーブル信号がアクティブ
となり、かつ前記第１、第２のセクタアドレスのうち、
前記第１のセクタアドレスが入力される際に前記第１の
セクタアドレスの受け入れを許可するアドレス受け入れ
信号を生成して出力し、２回目に入力される前記第２の
セクタアドレスにおける最上位ビットの選択データがロ
ーレベルの場合に前記第２のセクタアドレスを受け入れ
不許可するアドレス受け入れ信号を生成する第２のチッ
プ選択制御手段を設けたことを特徴とする半導体集積回
路装置。
【請求項４】樹脂封止体の内部に２つの半導体チップ
が積層され、前記樹脂封止体の内外に延在するリードが
前記樹脂封止体内部において２つに分岐され、分岐され
た一方の前記リードが一方の前記半導体チップの電極部
と接続され、他方の前記リードが他方の前記半導体チッ
プにおける電極部に接続された半導体集積回路装置であ
って、前記一方の半導体チップには、前記２つの半導体チップ
に共通に入力されるチップイネーブル信号がアクティブ
となり、かつ外部から順次入力され、読み出し、書き込
み、または消去の際にアクセスに必要な第１、第２のセ
クタアドレスのうち、前記第１のセクタアドレスが入力
される際に、前記一方の半導体チップに前記第１のセク
タアドレスの受け入れを許可するアドレス受け入れ信号
を生成して出力し、２回目に入力される前記第２のセク
タアドレスにおける最上位ビットの選択データがハイレ
ベルの場合に前記第２のセクタアドレスを受け入れ許可
するアドレス受け入れ信号を生成する第１チップ選択制
御手段を設け、前記他方の半導体チップには、前記２つの半導体チップ
に共通に入力されるチップイネーブル信号がアクティブ
となり、かつ前記第１、第２のセクタアドレスのうち、
前記第１のセクタアドレスが入力される際に、前記第１
のセクタアドレスの受け入れを許可するアドレス受け入
れ信号を生成して出力し、２回目に入力される前記第２
のセクタアドレスにおける最上位ビットの選択データが
ハイレベルの場合に前記第２のセクタアドレスを受け入
れ不許可するアドレス受け入れ信号を生成する第２のチ
ップ選択制御手段を設けたことを特徴とする半導体集積
回路装置。