KR20040110507A

KR20040110507A - 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치

Info

Publication number: KR20040110507A
Application number: KR1020030039850A
Authority: KR
Inventors: 이형우; 이준; 권오석
Original assignee: 삼성전자주식회사
Priority date: 2003-06-19
Filing date: 2003-06-19
Publication date: 2004-12-31
Also published as: KR100706226B1; JP2005011497A; US20060018180A1; US6958935B2; US20040257846A1; JP4615251B2

Abstract

본 발명은 비휘발성 반도체 메모리인 플래쉬 메모리에 관한 것으로서, 특히 어드레스 제어를 이용하여 데이터 입출력 단위를 선택적으로 제어할 수 있는 낸드형 플래쉬 메모리 장치에 관한 것이다.

본 발명에서는 복수의 블록들로 메모리 셀 어레이를 분할하고, 지정된 배속 옵션 및 입력되는 어드레스들을 통해 데이터의 입출력 경로를 선택적으로 제어하여 하나의 칩에서 x8 또는 x16의 데이터 입출력을 수행할 수 있는 낸드형 플래쉬 메모리 장치를 제공한다.

Description

어드레스 제어를 이용한 8배속/16배속 동작이 가능한 비휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY WITH X8/X16 OPERATION MODE USING ADDRESS CONTROL}

본 발명은 비휘발성 반도체 메모리(Non-Volatile Semiconductor Memory)인 플래쉬 메모리(Flash Memory)에 관한 것으로서, 구체적으로는 어드레스(Address) 제어를 이용하여 데이터 입출력 단위를 선택적으로 제어할 수 있는 낸드(NAND)형 플래쉬 메모리 장치에 관한 것이다.

플래쉬 메모리는 외부로부터의 전원 공급이 없는 상태에서도 저장된 데이터를 보존할 수 있다. 또한, 플래쉬 메모리는 저장된 데이터에 대한 별도의리플래쉬(reflash) 과정이 필요하지 않으며, 데이터의 전기적 소거(Erase) 및 프로그램(Program)이 자유롭다. 특히, 낸드(NAND)형 플래쉬 메모리는 다수의 플래쉬 메모리 셀들을 직렬로 연결한 스트링 구조를 갖고 있기 때문에 집적화에 용이하여 휴대용 전자장치의 데이터 저장용으로 많이 사용되고 있다.

최근 휴대용 전자장치에서 동영상, 음성, 그래픽과 같이 많은 저장용량을 필요로 하는 데이터의 사용이 급속하게 증가함에 따라, 집적도가 높은 낸드형 플래쉬 메모리의 사용이 점차 확대되고 있다.

낸드형 플래쉬 메모리는 셀(cell)이 가지는 특성 이외에 동작 방법상으로도 다른 메모리와 구별되는 몇 가지 특징이 있다. 이 중 낸드형 플래쉬 메모리가 커맨드 프리셋(Command preset) 및 어드레스 프리셋(Address preset) 방식으로 동작한다는 것은 가장 큰 특징 중 하나이다.

커맨드 프리셋 방식은 약속된 비트 조합인 커맨드(예를 들어 00h, 80h등..)를 입출력 핀(I/O pin)을 통해 미리 칩(chip)에 입력하여 이후에 이루어질 동작을 결정지어 주는 방식이다. 그리고, 어드레스 프리셋 방식은 데이터를 읽거나 쓰고자하는 메모리의 어드레스를 동작전에 미리 칩에 입력해 주는 방식을 말한다.

SRAM등 다른 메모리들은 메모리 동작을 위한 어드레스와 클락이 칩에 입력되는 순간, 바로 데이터의 읽기/쓰기 동작이 시작된다. 이에 비해, 낸드형 플래쉬 메모리는 상술한 커맨드 프리셋 및 어드레스 프리셋 방식을 이용하여 사전에 수행할 커맨드와 어드레스를 미리 입력한 후, 클락이 입력되면 데이터의 읽기/쓰기 동작을 수행한다. 이와 같이, 낸드형 플래쉬 메모리에서는 데이터의 입출력 순간과 어드레스 또는 커맨드의 입력 순간이 시간상으로 완전히 구별이 된다. 따라서, 어드레스 또는 커맨드 입력 핀과 데이터 입출력 핀의 공유가 가능하다.

도 1은 x8로 동작하는 종래의 낸드형 플래쉬 메모리의 블록도이다.

도 1에 보인 것처럼, 종래의 일반적인 낸드형 플래쉬 메모리는 데이터 저장영역인 메모리 셀 어레이(100), 입력되는 행 어드레스(Row Address:A12~A27)에 따라 메모리 셀 어레이(100)의 행을 선택하는 행 선택 회로(101), 입력되는 열 어드레스(Column Address:A0~A11)에 따라 메모리 셀 어레이(100)의 열을 선택하는 열 선택 회로(102), 메모리 셀 어레이(100)의 데이터를 래치(latch)하기 위한 데이터 래치 회로(102) 그리고, 입력되는 클락신호들(nWE, nRE, nCE)과 제어신호들(ALE, CLE, Command)에 따라 데이터 입출력을 위한 동작을 제어하는 제어회로(104) 및 데이터 입출력부(105)를 포함한다.

종래의 일반적인 낸드형 플래쉬 메모리는 기본적으로 커맨드(Command)와 어드레스(Address:A0~A27)의 입력 및 데이터의 입출력을 위한 8개의 데이터 입출력핀들(I/O0~I/O7)과 기타 메모리의 동작을 제어하기 위한 다수 개의 클락신호 입력핀들(nWE, nRE, nCE) 및 데이터 입출력핀들(I/O0~I/O7)로 입력되는 데이터의 종류를 구분해 주기 위한 제어핀들(ALE, CLE)로 구성되어 있다. 이 때, nWE는 메모리로 입력되는 어드레스, 커맨드, 데이터들의 동기를 위한 클락신호이며, nRE는 데이터 독출(Data read out)시의 동기를 위한 클락신호이고, nCE는 메모리 칩의 동작 선택을 위한 칩 인에이블 신호이다. 그리고, ALE(Address Latch Enable)는 데이터 입출력핀들(I/O0~I/O7)로 입력되는 데이터가 어드레스(Address)임을 지정하는 제어신호이며, CLE(Command Latch Enable)는 데이터 입출력핀들(I/O0~I/O7)로 입력되는 데이터가 커맨드(Command)임을 지정하는 제어신호이다.

통상적으로, 커맨드(Command)는 8 비트(bit)로 이루어져 있어서 1 싸이클(Cycle)에 메모리로 입력이 가능하지만, 어드레스의 경우 8 비트 이상으로 이루어져 있어서 모든 어드레스를 입력하기 위해서는 아래 [표 1]과 같이 1번 이상의 nWE 싸이클이 필요하다.

Cycle	I/O 0	I/O 1	I/O 2	I/O 3	I/O 4	I/O 5	I/O 6	I/O 7
1st	A0	A1	A2	A3	A4	A5	A6	A7
2nd	A8	A9	A10	A11	L	L	L	L
3rd	A12	A13	A14	A15	A16	A17	A18	A19
4th	A20	A21	A22	A23	A24	A25	A26	A27

위 [표 1]에서 어드레스 A0~A11은 메모리 셀 어레이의 열 선택을 위한 열 어드레스(Column Address)이고, A12~A27은 행 선택을 위한 행 어드레스(Row Address)이다. 그리고, 두 번째 싸이클에서 I/O 4~I/O 7을 통해 입력되는 신호는 일반적으로 로우(Low)로 고정되어 있다.

한편, I/O 핀이 16개가 되어 x16으로 동작하게 되면, 병렬(Parallel)로 입출력 가능한 데이터의 개수가 두 배로 늘어난다. 따라서, 동일한 개수의 데이터를 처리하는데 드는 시간이 반으로 감소하므로 메모리의 데이터 입출력 효율을 두 배로 증가시킬 수 있다. 아래 [표 2]는 메모리가 x16으로 동작할 때 어드레스 입력을 보여준다.

Cycle	I/O 0	I/O 1	I/O 2	I/O 3	I/O 4	I/O 5	I/O 6	I/O 7	I/O 8~I/O 15
1st	A0	A1	A2	A3	A4	A5	A6	A7	L
2nd	A8	A9	A10	L	L	L	L	L	L
3rd	A11	A12	A13	A14	A15	A16	A17	A18	L
4th	A19	A20	A21	A22	A23	A24	A25	A26	L

[표 2]에 보인 것처럼, I/O 핀이 16개가 되더라도 어드레스 입력을 위해 사용되는 핀은 8개(I/O 0~I/O 7)이며, I/O 8~I/O 15 핀은 데이터 입출력시에만 사용되고 어드레스 입력시에는 일반적으로 로우(Low)로 고정되어 있다. 그리고, x16으로 동작하는 경우에 사용되는 어드레스는 x8인 경우보다 하나가 줄어들게 되는데(두 번째 싸이클의 I/O 3), 이는 x16이 되면 직렬(Serial)로 입출력되는 데이터의 개수가 반으로 감소하기 때문이다.

상술한 바와 같이, x16으로 동작하는 메모리는 x8로 동작하는 메모리에 비해 데이터 입출력 효율이 두 배로 향상된다. 그러나, 메모리를 이용하여 제품을 제작하는 경우 그 기능 및 필요에 따라 데이터 입출력 효율에 상관없이 x8 또는 x16의 메모리가 선택적으로 사용되고 있다. 따라서, 대부분의 메모리 제작업체에서는 x8과 x16의 메모리를 같이 생산하고 있는데, 현재 x8로 동작하는 비휘발성 반도체 메모리와 x16으로 동작하는 비휘발성 반도체 메모리가 별도로 구분되어 있어, 각기 별도의 생산 공정을 통해 만들어지며, 이에 따라 생산 공정의 효율이 떨어지고 별도의 공정을 통해 생산하는 번거로움이 있다.

상술한 문제를 해결하기 위해 본 발명에서는 하나의 칩에서 배속 동작 옵션에 따라 입출력되는 데이터의 비트 수를 선택적으로 결정하고, 어드레스를 이용하여 메모리의 배속 동작을 제어할 수 있는 비휘발성 반도체 메모리 장치를 제공하고자 한다.

도 2는 본 발명의 바람직한 실시예로서 지정된 배속 옵션에 따라 x8 또는 x16의 데이터 입출력을 갖는 낸드형 플래쉬 메모리를 보여주는 블록도이다.

도 3은 도 2에서 열 어드레스 레지스터의 실시예를 보여주는 회로도이다.

도 4A는 도 2에서 배속 옵션 선택기의 실시예를 보여주는 회로도이다.

도 4B는 도 2에서 배속 옵션 선택기의 또 다른 실시예를 보여주는 회로도이다.

도 5는 도 2에서 블록 선택기의 실시예를 보여주는 회로도이다.

도 6A는 본 발명에서 제1 프리디코더 회로의 실시예를 보여주는 회로도이다.

도 6B는 본 발명에서 제2 프리디코더 회로의 실시예를 보여주는 회로도이다.

도 7은 본 발명에서 열 디코더 회로의 실시예를 보여주는 회로도이다.

도 8A는 본 발명의 제1 제어회로에서 데이터 입력회로의 실시예를 보여주는 회로도이다.

도 8B는 본 발명의 제1 제어회로에서 데이터 출력회로의 실시예를 보여주는회로도이다.

도 9A는 본 발명의 제3 제어회로에서 데이터 입력회로의 실시예를 보여주는 회로도이다.

도 9B는 본 발명의 제3 제어회로에서 데이터 출력회로의 실시예를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

200 : 메모리 셀 어레이 210 : 데이터 래치회로

220 : 열 선택 회로부 221,223,225,227 : 열 프리디코더 회로

222,224,226,228 : 열 디코더 회로 230 : 데이터 입출력 제어부

240 : 데이터 입출력부 250 : 열 어드레스 레지스터

260 : 블록 선택기 270 : 배속 옵션 선택기

본 발명은 상술한 목적을 달성하기 위해 복수의 블록들로 메모리 셀 어레이를 분할하고, 분할된 각각의 블록들을 선택적으로 결정하여 데이터를 입출력할 수 있는 낸드형 플래쉬 메모리 장치를 제공한다.

(구성)

본 발명의 낸드형 플래쉬 메모리 장치는 복수의 블록으로 구성된 메모리 셀 어레이와; 메모리 셀 어레이의 각각의 블록에 대해 특정 어드레스의 셀을 래치하기 위한 데이터 래치 회로와; 복수의 입출력 핀들로 구성된 데이터 입출력부와; 데이터 입출력부로부터 입력되는 어드레스를 동기신호에 따라 열 선택 회로부로 출력하는 열 어드레스 레지스터와; 지정된 배속 옵션에 따른 배속 제어신호를 생성하는 배속 옵션 선택기와; 열 어드레스 레지스터로부터의 블록 선택 어드레스와 배속 제어신호에 응답하여 메모리의 각 블록을 선택하기 위한 블록 선택신호들을 생성하는 블록 선택기와; 열 선택 어드레스들과 블록 선택신호들 및 배속 제어신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하고, 데이터 래치 회로의 데이터를 선택된 데이터 라인을 통해 출력하는 열 선택 회로부와; 블록 선택신호들 및 배속 제어신호에 응답하여 열 선택 회로부와 데이터 입출력부 사이의 데이터 입출력을 위한 데이터 라인을 선택하는 데이터 입출력 제어부를 포함한다.

(실시예)

도 2는 본 발명의 바람직한 실시예로서 지정된 배속 옵션에 따라 x8 또는x16의 데이터 입출력을 갖는 낸드형 플래쉬 메모리를 보여주는 블록도이다.

도 2의 바람직한 실시예에서 본 발명의 낸드형 플래쉬 메모리는 총 4개의 블록(LSB-L, LSB-R, MSB-L, MSB-R)으로 구성된 메모리 셀 어레이(200), 메모리 셀 어레이(200)의 행을 선택하기 위한 행 선택 회로(205), 각각의 메모리 블록(LSB-L, LSB-R, MSB-L, MSB-R)에 대한 데이터를 래치하기 위한 데이터 래치 회로(210), 총 16개의 입출력 핀(I/O 0~I/O 15)으로 구성된 데이터 입출력부(240), 입출력 핀들을 통해 입력되는 열 어드레스들을 저장하였다가 동기신호에 따라 순차적으로 출력하는 열 어드레스 레지스터(250), 사전에 정의된 배속 옵션에 따라 입출력되는 데이터의 비트 수를 결정하는 배속 제어신호(X16en)를 생성하는 배속 옵션 선택기(270), 열 어드레스 레지스터(250)에서 출력되는 열 어드레스들(AY<0> ~AY) 중 블록 선택 어드레스(AY<j>,AY, 0≤j＜i-3이고,)와 배속 제어신호(X16en)에 응답하여 메모리 셀 어레이(200)의 각 블록들을 선택하기 위한 4개의 블록 선택신호들(LEFTen, RIGHTen, LSBen, MSBen)을 생성하는 블록 선택기(260), 열 어드레스 레지스터(250)에서 출력되는 열 선택 어드레스들(AY<0>~AY<i-1>이고, AY<j> 제외)과 배속 제어신호(X16en) 및 블록 선택신호들(LEFTen, RIGHTen, LSBen, MSBen)에 응답하여 데이터 입출력을 위한 데이터 라인을 결정하고 데이터 래치회로의 데이터를 선택된 데이터 라인을 통해 출력하는 열 선택 회로부(220), 블록 선택신호들(LEFTen, RIGHTen, LSBen, MSBen) 및 배속 제어신호(X16en)에 응답하여 열 선택 회로부(220)와 데이터 입출력부(240) 사이의 데이터 입출력을 위한 데이터 라인을 선택하는 데이터 입출력 제어부(230)를 포함한다.

도 2에 보인 것처럼, 본 발명의 메모리 셀 어레이(200)는 크게 LSB 블록(LSB)과 MSB 블록(MSB)으로 분할되고, 각각의 블록들(LSB, MSB)은 다시 좌측 블록(LSB-L, MSB-L)과 우측 블록(LSB-R, MSB-R)으로 구분되어 진다. 그리고, 각각의 블록들에 대해 데이터 래치 회로(210)가 연결된다.

데이터 입출력부(240)는 총 16개의 입출력 핀(I/O 0~I/O 15)으로 구성되며, x8로 동작하는 경우에는 8개의 입출력 핀(I/O 0~I/O 7)만을 사용하고 x16으로 동작하는 경우에는 16개의 입출력 핀(I/O 0~I/O 15) 모두를 사용한다. 그러나, 어드레스 입출력시에는 x8 또는 x16에 관계없이 8개의 입출력 핀만(I/O 0~I/O 7)을 사용한다.

도 3은 도 2에서 열 어드레스 레지스터(250)의 실시예를 보여주는 회로도이다. 도 3에 보인 것처럼, 열 어드레스 레지스터(250)는 입력되는 초기 열 어드레스(Ai<0>~Ai) 개수만큼의 D-플립플롭들(DFF<0>~DFF)로 구성되고 데이터 입출력부(240)로부터 입력되는 동기 신호(nRE 또는 nWE)에 따라 1씩 카운터하여 순차적으로 출력한다.

도 4A는 도 2에서 배속 옵션 선택기(270)의 실시예를 보여주는 회로도이다. 도 4A에 보인 실시예에서 배속 옵션 선택기(270)는 패드(PAD:401)와 와이어(Wire:402)의 본딩(Bonding) 상태에 따라 입출력되는 데이터의 배속을 결정하는 배속 제어신호(X16en)을 생성하고, 래치회로(403)를 통해 생성된 배속 제어신호(X16en)를 유지한다. 만약, 패드와 와이어가 본딩되어 있다면, 배속제어신호(X16en)는 하이(high) 상태가 되어 도 2의 플래쉬 메모리는 x16으로 동작하고, 패드와 와이어가 본딩되어 있지 않다면, 배속 제어신호(X16en)가 로우(low) 상태가 되어 플래쉬 메모리는 x8로 동작하게 된다.

도 4B는 도 2에서 배속 옵션 선택기(270)의 또 다른 실시예를 보여주는 회로도이다. 도 4B에 보인 실시예에서 배속 옵션 선택기(270)는 퓨즈(Fuse:404) 상태에 따라 입출력되는 데이터의 배속을 결정하는 배속 제어신호(X16en)를 생성하고, 래치회로(405)를 통해 생성된 배속 제어신호(X16en)를 유지한다. 퓨즈(404)가 끊어져 있다면, 직렬로 연결된 인버터(inverter)들에 의해 배속 제어신호(X16en)는 하이 상태가 되어 플래쉬 메모리는 x16으로 동작하고, 퓨즈(403)가 연결되어 있다면, 배속 제어신호(X16en)는 로우 상태가 되어 플래쉬 메모리는 x8로 동작하게 된다.

도 5는 도 2에서 블록 선택기(260)의 실시예를 보여주는 회로도이다. 도 5에 보인 것처럼, 블록 선택기(260)는 블록 선택 어드레스(AY<j>,AY)와 배속 제어신호(X16en)에 응답하여 다수의 논리회로들의 조합에 의해 메모리 셀 어레이(200)의 각 블록을 선택하기 위한 블록 선택신호들(MSBen, LSBen, LEFTen, RIGHTen)을 생성한다. 아래 [표 3]은 입력되는 각 신호들(AY<j>, AY, X16en)에 따른 블록 선택기(260)의 출력 및 각각의 경우에 대한 선택 블록을 보여준다.

X16en	AY<j>	AY<i>	LSBen	MSBen	LEFTen	RIGHTen	선택 블록
low	low	low	high	low	high	low	LSB-L
low	low	high	high	low	low	high	LSB-R
low	high	low	low	high	high	low	MSB-L
low	high	high	low	high	low	high	MSB-R
high	X	low	high	high	high	low	MSB-L, LSB-L
high	X	high	high	high	low	high	MSB-R, LSB-R

[표 3]에서 보인 것처럼, 메모리가 x16으로 동작하는 경우 즉, 배속 제어신호(X16en)가 하이(high)인 경우 블록 선택기(260)는 입력되는 제1 블록 선택 어드레스(AY<j>)와 무관(X:Don't care)하게 LSB 및 MSB 블록 모두를 선택하도록 블록 선택신호들(MSBen=high, LSBen=high)을 생성하고, 제2 블록 선택 어드레스(AY)에 따라 LSB 및 MSB 블록의 좌측 또는 우측 블록을 선택하는 블록 선택 신호들(LEFTen, RIGHTen)을 생성한다. 예를들어, AY가 로우(low)이면, 메모리 셀의 좌측 블록인 MSB-L 블록과 LSB-L 블록이 선택된다. 그리고, 제2 블록 선택 어드레스(AY)가 하이(high)이면, 메모리 셀의 우측 블록인 MSB-R 블록과 LSB-R 블록이 선택된다. 또한, 메모리가 x8로 동작하는 경우 즉, 배속 제어신호(X16en)가 로우(low)인 경우 블록 선택기(260)는 입력되는 블록 선택 어드레스들(AY<j>, AY)에 따라 [표 3]과 같이 블록 선택신호들을 생성하고, 이에 따라 메모리의 4개 블록들 중 하나의 블록이 선택된다.

열 선택 회로부(220)는 도 2에 보인 것처럼, 각각의 메모리 블록에 대해 열 디코더 회로(222, 224, 226, 228)와 열 프리디코더 회로(221, 223, 225, 227)를 포함하는 열 선택 회로들로 구성되어 있다. 또한, 각각의 열 프리디코더 회로는 제1 프리디코더 회로와 제2 프리디코더 회로로 구성되어 있다.

도 6A는 본 발명에서 제1 프리디코더 회로의 실시예를 보여주는 회로도이고, 도 6B는 본 발명에서 제2 프리디코더 회로의 실시예를 보여주는 회로도이다.

도 6A를 참조하면, 제1 프리디코더 회로는 열 선택 어드레스들(AY<0>~AY<i-3>이고, AY<j>제외)을 프리디코딩(Pre-Decoding)하여 열 디코더 회로(222, 224,226, 228)로 입력하기 위한 래치 제어신호들(YA0~YA<2^i-2-1>)을 생성한다. 제2 프리디코더 회로는 도 6B에 보인 바와같이, 열 선택 어드레스들 중 게이트 선택 어드레스(AY<i-1>, AY<i-2>)와 블록 선택 신호들(MSBen 또는 LSBen,LEFTen 또는 RIGHTen) 및 배속 제어신호(X16en)에 따라 열 디코더 회로의 데이터 입출력 경로를 결정해 주는 게이트 제어신호들(YB 0~YB 3)을 생성한다.

도 6A 및 도 6B에 보인 열 프리디코더 회로는 메모리 셀 어레이의 각각의 블록에 대해 독립적으로 구성되며, 동일한 회로 구성을 갖는다. 도 6A 및 도 6B를 참조하면, 메모리가 x8로 동작시 만약 메모리 셀 어레이(200)의 LSB-L 블록이 선택(LSBen=high, LEFTen=high이고, 나머지 블록 선택신호들은 모두 low)된다면, LSB-L 블록쪽 열 프리디코더 회로의 제2 프리디코더 회로에서는 입력되는 게이트 선택 어드레스(AY<i-2>, AY<i-1>)에 따라 게이트 제어신호들(YB 0~YB 3)을 생성한다. 그리고, 나머지 블록들(LSB-R, MSB-L, MSB-R)을 위한 제1 프리디코더 회로에서는 블록 선택신호들에 의해 게이트 선택 어드레스에 관계없이 모두 로우(low)인 게이트 제어신호들(YB 0~YB 3)을 생성한다.

도 7은 본 발명에서 열 디코더 회로(222, 224, 226, 228)의 실시예를 보여주는 회로도이다. 도 7에 보인 열 디코더 회로(222, 224, 226, 228)도 도 6A 및 도 6B와 마찬가지로 메모리 셀 어레이(200)의 각각의 블록에 대해 독립적으로 구성되며, 동일한 회로 구성을 갖는다. 각각의 열 디코더 회로(222, 224, 226, 228)는 데이터 래치회로(210)에 의해 래치된 데이터들을 각각의 열 프리디코더 회로(221,223, 225, 227)에 의해 생성된 게이트 제어신호들(YB 0~YB 3)에 따라 데이터 라인들(DLA1~DLA4)중 선택된 데이터 라인을 통해 출력한다. 그리고, 만약 모두 로우인 게이트 제어신호들(YB 0~YB 3)이 입력되는 열 디코더 회로에서는 데이터 라인이 모스 트랜지스터(MOS Transistor)에 의해 차단되어 래치된 데이터가 출력되지 않는다.

도 8A는 본 발명의 제1 제어회로(231)에서 데이터 입력회로(231a)의 실시예를 보여주는 회로도이고, 도 8B는 제1 제어회로(231)에서 데이터 출력회로(231b)의 실시예를 보여주는 회로도이다. 제1 제어회로(231)는 도 8A 및 도 8B에 보인 데이터 입력(231a) 및 출력회로(231b)를 포함하여 구성된다. 도 8A 및 도 8B를 참조하면, 제1 제어회로(231)는 블록 선택기(260)로부터의 좌우 블록 선택신호들(LEFTen, RIGHTen)에 따라 선택된 데이터 라인을 통해 데이터를 입출력한다. 도 8A를 참조하면, 제1 제어회로(231)의 데이터 입력회로(231a)는 좌우 블록 선택신호들(LEFTen, RIGHTen)에 따라 사용될 데이터 라인(DLA1,DLA2)을 선택한다. 만약, 좌우 블록 선택신호들(LEFTen, RIGHTen)이 모두 인에이블(LEFTen=high, RIGHTen=high) 된다면, 데이터 라인A(DLA)를 통해 입력되는 데이터들(DLA<0>~DLA<7>을 데이터 라인A1(DLA1) 및 데이터 라인A2(DLA2) 모두를 통해 출력한다. 그리고, 만약 좌측 블록 선택신호(LEFTen)만 인에이블(LEFTen=high, RIGHTen=low)된다면, 데이터 라인A2(DLA2)는 로우로 고정하고 데이터 라인A(DLA)를 통해 입력되는 데이터들(DLA<0>~DLA<7>을 데이터 라인A1(DLA1)을 통해서만 메모리로 입력한다.

도 8B를 참조하면, 제1 제어회로(231)의 데이터 출력회로(231b)는 좌측 블록선택신호(LEFTen)에 따라 데이터 라인A1(DLA1) 및 데이터 라인A2(DLA2) 중 하나의 데이터 라인을 선택하여 데이터 라인A(DLA)를 통해 출력한다. 제2 제어회로(232)는 상술한 제1 제어회로(231)와 동일한 회로 구성 및 동작을 가짐으로 설명을 생략한다.

도 9A는 본 발명의 제3 제어회로(233)에서 데이터 입력회로(233a)의 실시예를 보여주는 회로도이고, 도 9B는 제3 제어회로(233)에서 데이터 출력회로(233b)의 실시예를 보여주는 회로도이다. 제3 제어회로(233)는 도 9A 및 도 9B에 보인 데이터 입력(233a) 및 출력회로(233b)를 포함하여 구성된다. 도 9A 및 도 9B를 참조하면, 제3 제어회로(233)는 블록 선택기(260)에 의해 인에이블된 데이터 라인을 통해 데이터를 입출력한다. 도 9A를 참조하면, 제3 제어회로(233)의 데이터 입력회로(233a)는 메모리가 x16으로 동작하는 경우(X16en=high), 모스 트랜지스터와 인버터로 구성된 데이터 라인 제어회로(10)에 의해 데이터 라인들(DLA, DLB)이 서로 분리되어 16개의 데이터 입출력핀(I/O 0~I/O 15)을 통해 입력되는 데이터들(DI/O<0>~DI/O<15>)이 각각의 데이터 라인들(DLA, DLB)을 통해 메모리로 입력된다. 그리고, x8로 동작하는 경우(X16en=low), 데이터 라인 제어회로(10)에 의해 두 개의 데이터 라인들(DLA, DLB)이 연결되고 뒤쪽 8개의 데이터 입출력 핀들(I/O 8~I/O 15)을 통해 입력되는 데이터들(DI/O<8>~DI/O<15>)이 차단되어 앞쪽 8개의 데이터 입출력 핀들(I/O 0~I/O 7)을 통해 입력되는 데이터들(DI/O<0>~DI/O<7>)만 두 개의 데이터 라인들(DLA, DLB)을 통해 동일하게 입력된다. 그러나, 이 데이터 라인들(DLA, DLB) 중 하나의 데이터 라인은 앞서 설명한 열 프리디코더 회로(221, 223, 225, 227) 및 열 디코더 회로(222, 224, 226, 228)에 의해 차단되고, 나머지 하나의 라인을 통해서만 데이터가 입력된다.

도 9B를 참조하면, 제3 제어회로(233)의 데이터 출력회로(233b)는 x16으로 동작시(X16en=high, MSBen=high, LSBen=high), 제1 데이터 라인 제어회로(30)에 의해 두 개의 독립적인 데이터 라인(DI/O<0>~DI/O<7> 및 DI/O<8>~DI/O<15>)으로 분리되고, 각각의 데이터 라인들(DI/O<0>~DI/O<7> 및 DI/O<8>~DI/O<15>)은 제2 데이터 라인 제어회로(20)와 제3 데이터 라인 제어회로(40)에 의해 각각 데이터 입출력 핀과 연결되어 16개의 서로 다른 데이터들(DI/O<0>~DI/O<15>)이 데이터 입출력핀(I/O 0~I/O 15)을 통해 출력된다. 그리고, x8로 동작시(X16en=low), 제1 데이터 라인 제어회로(30)에 의해 두 개의 데이터 라인들(DLA, DLB)이 서로 연결되고, 블록 선택신호들(MSBen, LSBen)에 따라 선택된 데이터 라인(DLA 또는 DLB)을 통해서만 8개의 데이터가 출력된다. 예를 들어, LSB 블록이 선택되었다면(LSBen=high, MSBen=low), 데이터 라인A(DLA)는 제2 데이터 라인 제어회로(20)에 의해 데이터 입출력 핀과 연결되고, 데이터 라인B(DLB)는 제3 데이터 라인 제어회로(40)에 의해 차단되어 데이터 라인A(DLA)를 통해 입력되는 데이터만 입출력 핀들을 통해 출력된다. 반대로, MSB 블록이 선택되었다면(LSBen=low, MSBen=high), 데이터 라인 제어회로들(20, 30, 40)에 의해 데이터 라인A(DLA)가 차단되고, 데이터 라인B(DLB)를 통해 입력되는 데이터만 입출력 핀들을 통해 출력된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도시된 도면을 통해 설명하였지만, 이는 예시적인 것에 불과하며 본 발명의 기술적 사상을벗어나지 않는 범위내에서 다양한 응용 및 변경이 가능하다.

상술한 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치는 하나의 칩에서 옵션에 따라 x8 또는 x16의 배속동작을 수행하고, 각각의 배속동작에 대해 입력되는 어드레스들을 사용하여 데이터 입출력을 제어할 수 있다.

Claims

복수의 데이터 입출력 핀을 갖는 비휘발성 반도체 메모리 장치에 있어서,

복수의 블록으로 나누어진 메모리 셀 어레이;

지정된 배속 옵션에 따라 배속 제어신호를 생성하는 배속 옵션 선택기;

상기 입출력 핀을 통해 입력되는 열 어드레스들 중 소정의 블록 선택 어드레스와 상기 배속 제어신호에 응답하여 상기 메모리 셀 어레이의 블록을 선택하기 위한 복수의 블록 선택신호들을 생성하는 블록 선택기;

상기 열 어드레스들 중 소정의 열 선택 어드레스와 상기 블록 선택신호들 및 상기 배속 제어신호에 응답하여 데이터 라인을 선택하고, 상기 메모리 셀 어레이의 데이터를 상기 선택된 데이터 라인을 통해 출력하는 열 선택 회로부; 및

상기 블록 선택신호들 및 상기 배속 제어신호에 응답하여 상기 열 선택 회로부와의 데이터 입출력을 위한 데이터 라인을 선택하는 데이터 입출력 제어부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 메모리 셀 어레이는 4개의 블록들로 분할됨을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 비휘발성 반도체 메모리는 16개의 데이터 입출력 핀을 가짐을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항 및 제 3항에 있어서,

상기 데이터 입출력 핀들은 상기 배속 옵션에 따라 선택되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 열 어드레스들은 블록 선택 어드레스들과 열 선택 어드레스들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 5항에 있어서,

상기 블록 선택 어드레스들은 상기 블록 선택기로 입력됨을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 배속 제어신호는 상기 배속 옵션에 따라 입출력되는 데이터의 비트 수를 결정하는 신호임을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 블록 선택기는 상기 메모리 셀 어레이의 각 블록을 선택하기 위한 제1 내지 제4 블록 선택신호를 생성하고, 상기 배속 제어신호와 제1 내지 제4블록 선택신호 및 블록 선택 어드레스의 조합에 의해 상기 메모리 셀 어레이의 블록을 선택함을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 열 선택 회로부는 상기 메모리 셀 어레이의 블록들 각각에 대해 별도의 열 디코더 회로와 열 프리디코더 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 9항에 있어서,

상기 열 프리디코더 회로는 입력되는 열 선택 어드레스들을 프리디코딩하여 래치 제어신호들을 생성하는 제1 프리디코더 회로; 및

상기 열 선택 어드레스들 중 소정의 열 선택 어드레스들과 상기 블록 선택신호들 및 배속 제어신호에 응답하여 게이트 제어신호들을 생성하는 제2 열 프리디코더 회로를 포함함을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 10항에 있어서,

상기 게이트 제어신호들은 상기 열 디코더 회로의 데이터 입출력을 위한 데이터 라인을 선택하는 신호임을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 9항 및 제10항에 있어서,

상기 열 디코더 회로는 상기 래치 제어신호 및 상기 게이트 제어신호에 응답하여 상기 메모리 셀 어레이로부터의 데이터를 상기 선택된 데이터 라인을 통해 출력함을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1항에 있어서,

상기 데이터 입출력 제어부는 상기 제1 블록 선택신호 및 상기 제2 블록 선택신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하는 제1 제어회로;

상기 제1 블록 선택신호 및 상기 제2 블록 선택신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하는 제2 제어회로; 및

상기 배속 제어신호와 제3 블록 선택신호 및 제4 블록 선택신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하는 제3 제어회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 13항에 있어서,

상기 제1 제어회로는 상기 제1 블록 선택신호 및 상기 제2 블록 선택신호에 응답하여 데이터의 입력을 위한 데이터 라인을 선택하는 제1 데이터 입력회로; 및

상기 제1 블록 선택신호에 응답하여 데이터의 출력을 위한 데이터 라인을 선택하는 제1 데이터 출력회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 13항 및 제14항에 있어서,

상기 제2 제어회로는 상기 제1 제어회로와 동일한 구성을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 13항에 있어서,

상기 제3 제어회로는 상기 배속 제어신호에 응답하여 데이터의 입력을 위한 데이터 라인을 선택하는 제2 데이터 입력회로; 및

상기 배속 제어신호와 상기 제3 블록 선택신호 및 상기 제4 블록 선택신호에 응답하여 데이터의 출력을 위한 데이터 라인을 선택하는 제2 데이터 출력회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
비휘발성 반도체 메모리 장치에 있어서,

네 개의 블록으로 나누어진 메모리 셀 어레이;

16개의 데이터 입출력 핀들로 구성된 데이터 입출력부;

상기 데이터 입출력부로부터 입력되는 열 어드레스들을 동기신호에 따라 순차적으로 출력하는 열 어드레스 레지스터;

지정된 배속 옵션에 따라 8배속 또는 16배속의 배속 제어신호를 생성하는 배속 옵션 선택기;

상기 열 어드레스 레지스터로부터의 블록 선택 어드레스들과 상기 배속 제어신호에 응답하여 상기 메모리 셀 어레이의 블록을 선택하기 위한 제1 내지 제4 블록 선택신호들을 생성하는 블록 선택기;

상기 열 어드레스 레지스터로부터의 열 선택 어드레스들과 상기 제1 내지 제4 블록 선택신호들 및 상기 배속 제어신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하고, 상기 메모리의 데이터를 상기 선택된 데이터 라인을 통해 출력하는 열 선택 회로부;

상기 제1 블록 선택신호 및 상기 제2 블록 선택신호들에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하는 제1 제어회로부; 및

상기 배속 제어신호와 상기 제3 블록 선택신호 및 상기 제4 블록 선택신호에 응답하여 데이터의 입출력을 위한 데이터 라인을 선택하는 제2 제어회로부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 17항에 있어서,

상기 배속 제어신호는 상기 배속 옵션에 따라 입출력되는 데이터의 비트 수를 결정하는 신호임을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 17항에 있어서,

상기 제1 제어회로부는 상기 제1 블록 선택신호 및 상기 제2 블록 선택신호에 응답하여 데이터의 입력을 위한 데이터 라인을 선택하는 제1 데이터 입력회로;및

상기 제1 블록 선택신호에 응답하여 데이터의 출력을 위한 데이터 라인을 선택하는 제1 데이터 출력회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 17항에 있어서,

상기 제2 제어회로는 상기 배속 제어신호에 응답하여 데이터의 입력을 위한 데이터 라인을 선택하는 제2 데이터 입력회로; 및

상기 배속 제어신호와 상기 제3 블록 선택신호 및 상기 제4 블록 선택신호에 응답하여 데이터의 출력을 위한 데이터 라인을 선택하는 제2 데이터 출력회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 17항에 있어서,

상기 열 선택 회로부는 상기 메모리 셀 어레이의 블록들 각각에 대해 별도의 열 디코더 회로와 열 프리디코더 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 21항에 있어서,

상기 열 프리디코더 회로는 입력되는 열 선택 어드레스들을 프리디코딩하여 래치 제어신호들을 생성하는 제1 프리디코더 회로; 및

상기 열 선택 어드레스들 중 소정의 열 선택 어드레스들과 상기 블록 선택신호들 및 배속 제어신호에 응답하여 게이트 제어신호들을 생성하는 제2 열 프리디코더 회로를 포함함을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 22항에 있어서,

상기 게이트 제어신호들은 상기 열 디코더 회로의 데이터 입출력을 위한 데이터 라인을 선택하는 신호임을 특징으로 하는 비휘발성 반도체 메모리 장치.