KR20010017019A - 더미 비트 라인을 이용한 전류 센스 앰프 회로 - Google Patents

더미 비트 라인을 이용한 전류 센스 앰프 회로 Download PDF

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Abstract

본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로는, 비트 라인, 제1바이어스 전압에 응답하여 비트 라인 입출력 전압을 생성하며, 메모리 셀 전류와, 비트 라인을 충전시키기 위한 비트 라인 충전 전류를 생성하고, 비트 라인 충전 전류와 오프셋 전류가 더해진 결과를 출력하는 제1전류 전송 수단, 제1바이어스 전압에 응답하여 기준 입출력 전압을 생성하며, 기준 셀 전류를 생성하고, 기준 셀 전류와 오프셋 전류가 더해진 결과를 출력하는 제2전류 전송 수단, 더미 비트 라인, 제1바이어스 전압에 응답하여 더미 비트 라인 입출력 전압을 생성하며, 더미 비트 라인을 충전시키기 위한 더미 비트 라인 충전 전류를 생성하고, 더미 비트 라인 충전 전류와 오프셋 전류가 더해진 결과를 출력하는 제3전류 전송 수단, 제1바이어스 전압에 응답하여 입출력 오프셋 전압을 생성하며, 제1~제3전류 전송 수단에서 생성되는 오프셋 전류와 같은 양의 전류를 생성하는 제4전류 전송 수단, 제1전류 전송 수단의 전류 및 제4전류 전송 수단의 전류를 각각 소정 율로 증폭시키고 서로 더하여 제1감지 전류로서 출력하는 제1전류 증폭 수단, 기준 셀 전류 및 더미 비트 라인 충전 전류를 각각 소정 율로 증폭시키고 서로 더하여 제2감지 전류로서 생성하는 제2전류 증폭 수단, 및 제1감지 전류와, 제2감지 전류를 비교하여 출력 전압을 변화시키는 감지 증폭 수단을 구비하는 것을 특징으로 한다.

Description

더미 비트 라인을 이용한 전류 센스 앰프 회로{Current Sense Amplifier Circuit using Dummy Bit Line}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 더미 비트 라인을 이용한 전류 센스 앰프 회로에 관한 것이다.
일반적으로, DRAM과 SRAM 또는 플래쉬 메모리와 같은 반도체 메모리 장치의 기본적인 동작은 데이타의 독출과 기입이다. 즉, 데이타를 기입하는 방법은 메모리 별로 약간씩 차이가 있지만, 데이타를 독출하는 방법은 거의 유사하다고 할 수 있다. 즉, 데이타의 독출 시에 해당 메모리 셀 또는 스위치에 정보를 독출할 것을 알리는 신호 즉, 독출 인에이블 신호를 인가하게 된다. 여기에서, 메모리 셀의 위치를 지정하는 것은 메모리 셀과 연결된 워드 라인과 비트 라인을 인에이블시킴으로써 이루어진다. 이 때, 2차원적 행렬 구조를 이용하여 메모리 셀 트랜지스터의 게이트와 연결되는 선을 워드 라인이라 하고, 트랜지스터의 소스 또는 드레인에 연결되어 있는 선을 비트 라인으로 명명한다. 따라서, 메모리 셀 어레이에서 원하는 데이타 즉, 정보를 읽어내는 것은 워드 라인과 비트 라인이 각각 인에이블된 후에 가능하게 된다.
특히, 플래쉬 메모리의 경우에는 디램(DRAM)과 달리, 전류의 양을 감지하여 데이타를 읽어낸다. 이로 인해, 플래쉬 메모리에서는 전류 센스 앰프를 사용하여 데이타를 독출하며, 이 때 정보를 감지하는 시간은 감지되는 전류의 양이 얼마나 정상 상태를 찾는가에 영향을 받게 된다. 예를 들어, 셀 트랜지스터가 온 상태인 경우, 즉, 온 셀(on cell)의 경우에는 정보를 감지하기 위한 전류가 소정 기준 전류 이상인 경우에 감지할 수 있는데, 워드 라인의 인에이블이 늦어지면, 그만큼 정보 감지 시간이 늦어지게 된다. 정상 상태에 진입하면, 온 셀인 경우에 감지되는 전류의 양은 기준 전류보다 소정 레벨 큰 전류를 유지하게 되고, 오프 셀인 경우에 감지되는 전류는 기준 전류보다 소정 레벨 작은 전류를 유지하게 된다.
도 1은 종래의 전류 센스 앰프 회로의 오프 셀 시 정보 감지 동작을 설명하기 위한 도면이다. 도 1을 참조하면, x축은 정보 감지 시간을 나타내고, y축은 전류량을 나타낸다. 또한, 참조 부호 T1은 정보를 감지하는 시점을 나타내고, 12는 기준 전류를 나타내고, 14는 비트 라인 충전 전류를 나타낸다.
도 1을 참조하면, 기준 전류(12)는 항상 일정한 반면, 초기에 비트 라인을 충전시키기 위한 전류(14)는 상당히 크다는 것을 알 수 있다. 즉, 오프 셀의 경우에 종래의 전류 센스 앰프 회로는 비트 라인 충전 전류(14)가 기준 전류(12)에 대해서 일정한 레벨로 줄어들어야 정보를 감지할 수 있다. 그러나, 실제로는 비트 라인이 인에이블되는 동안 발생되는 비트 라인 충전 전류로 인한 과다한 전류로 인해, 정보의 상태와 무관하게 온 셀 인 것으로 읽혀질 수 있다. 이러한 경우를 대비하여 워드 라인을 미리 인에이블시키거나 비트 라인을 미리 인에이블시키는 방법을 이용할 수 있지만, 이러한 방법은 회로의 특성 및 구조적인 문제로 인해 실제로 적용하는 것이 쉽지 않다. 예를 들어, 워드 라인을 인에이블시키는 것은 전류 소모가 많아지며, 비트 라인을 인에이블시키는 것도 전류 소모가 많아질 뿐 아니라, 비트 라인을 제어하는데 따른 회로가 복잡해진다. 이와 같은 문제점들로 인해, 상술한 방법들은 실제로 플래쉬 메모리에 적용하는데 있어 상당한 어려움이 있다.
본 발명이 이루고자하는 기술적 과제는, 더미 비트 라인을 이용하여 비트 라인 충전 전류를 상쇄시킴으로써 오프 셀의 경우에 비트 라인 충전 전류의 양에 관계없이 빠른 시간에 정보를 감지할 수 있는 더미 비트 라인을 이용한 전류 센스 앰프 회로를 제공하는데 있다.
도 1은 종래의 전류 센스 앰프 회로의 오프 셀 시 정보 감지 동작을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 오프 셀 시 정보 감지를 위한 전류 경로를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로를 설명하기 위한 실시예의 블럭도이다.
도 4는 도 3에 도시된 전류 센스 앰프 회로의 상세한 회로도이다.
도 5는 도 3에 도시된 전류 센스 앰프 회로의 오프 셀 시 정보 감지 동작을 설명하기 위한 도면이다.
상기 과제를 이루기위해, 본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로는, 비트 라인, 제1바이어스 전압에 응답하여 비트 라인 입출력 전압을 생성하며, 메모리 셀 전류와, 메모리 셀과 연결된 비트 라인을 충전시키기 위한 비트 라인 충전 전류를 생성하고, 비트 라인 충전 전류와 오프셋 전류가 더해진 결과를 출력하는 제1전류 전송 수단, 제1바이어스 전압에 응답하여 기준 입출력 전압을 생성하며, 소정의 기준 셀로 인가되는 기준 셀 전류를 생성하고, 기준 셀 전류와 오프셋 전류가 더해진 결과를 출력하는 제2전류 전송 수단, 더미 비트 라인, 제1바이어스 전압에 응답하여 더미 비트 라인 입출력 전압을 생성하며, 더미 비트 라인을 충전시키기 위한 더미 비트 라인 충전 전류를 생성하고, 더미 비트 라인 충전 전류와 오프셋 전류가 더해진 결과를 출력하는 제3전류 전송 수단, 제1바이어스 전압에 응답하여 입출력 오프셋 전압을 생성하며, 제1~제3전류 전송 수단에서 생성되는 오프셋 전류를 상쇄시키기 위해 오프셋 전류와 같은 양의 전류를 생성하는 제4전류 전송 수단, 제1전류 전송 수단 및 제4전류 전송 수단에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 제1전류 전송 수단의 전류 및 제4전류 전송 수단의 전류를 각각 소정 율로 증폭시키고, 증폭된 결과를 더하여 제1감지 전류로서 출력하는 제1전류 증폭 수단, 제2전류 전송 수단 및 제3전류 전송 수단에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 공급된 기준 셀 전류 및 더미 비트 라인 충전 전류를 각각 소정 율로 증폭시키고, 증폭된 전류를 더하여 제2감지 전류로서 생성하는 제2전류 증폭 수단 및 제1감지 전류와, 제2감지 전류를 비교하고, 비교된 결과에 상응하여 출력 전압을 변화시키는 감지 증폭 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로에서의 전류 경로를 설명하기 위한 도면이다. 도 2를 참조하면, 비트 라인 방향으로의 전류는 셀 전류(IC)와 비트 라인 충전 전류(IB) 및 오프셋 전류(IT)의 합이 된다. 또한, 본 발명에서는 기준 전류를 두 종류의 전류로 구분하여 직류(DC)적인 원래의 기준 전류(IR)를, 더미 비트 라인을 충전시키는 전류 즉, 더미 비트 라인 충전 전류(ID)와 더하여 이용함으로써 비트 라인 충전 전류를 상쇄시킨다는 특징이 있다. 실제의 회로 구성에 있어서 더미 비트 라인 충전 전류(ID)와 직류 기준 전류(IR)에는 각각 오프셋 전류(IT)가 더해진다.
또한, 실제적인 회로 동작 시에 원래의 전류만으로는 그 크기가 작아서 전류의 양을 감지하기 어려우므로 적정 레벨로 증폭하여 감지한다. 바람직하게는, 셀 전류(IC)와, 비트 라인 충전 전류(IB)의 합은 4배 증폭시켜 사용하는 것이 바람직하다. 즉, 오프셋 전류(IT)가 더해진 셀 전류(IC)와 비트 라인 충전 전류(IB)의 합을 4배 증폭시킨 전류(IM1)는 4*(IC+IB+IT)가 된다. 또한, 전류 생성 회로 전체에서 발생되는 오프셋 전류를 상쇄시키기 위해, 오프셋 전류(IT)는 2배 증폭시키는 것이 바람직하다. 이 때, 2배 증폭된 전류를 IM2로 설정한다. 또한, 오프셋 전류가 더해진 직류 기준 전류(IR+IT)는 2배 증폭시키는 것이 바람직하며, 2배 증폭된 전류를 IM3라 할 때 IM3는 2*(IR+IT)가 된다. 여기에서, 직류 기준 전류(IR)를 2배 증폭시키는 이유는 오프 셀인 경우와 온 셀인 경우에 대해 같은 마진을 가질 수 있도록 하기 위함이며, 온 셀 시 전류 증폭율의 1/2로 증폭시킴으로써 온 셀과 오프 셀 간의 중간적인 값을 갖는 기준 전류를 설정한다.
마찬가지로, 오프셋 전류(IT)가 더해진 더미 비트 라인 충전 전류(ID+IT)는 4배 증폭시키는 것이 바람직하며, 4배 증폭시킨 전류를 IM4라 할 때 IM4는 4*(ID+IT)가 된다. 따라서, 전류 센스 앰프 회로의 감지 증폭부(300)는 비트 라인 방향의 전류 즉, IM1과 IM2가 더해진 제1감지 전류(IS1)와, 기준 전류 즉, IM3와 IM4가 더해진 제2감지 전류(IS2)를 비교하여 정보를 감지할 수 있다. 이와 같이, 비트 라인 방향의 전류는 셀 전류(IC)와 비트 라인 충전 전류(IB)가 항상 동시에 증폭되어 흐르기 때문에 분리할 수 없으나, 기준 전류는 분리하여 증폭할 수 있다.
여기에서, 플래쉬 메모리와 같이 비트 라인을 프리차아지시키지 않는 메모리 구조에서는 비트 라인을 충전하는 동안 감지 증폭부(28)로 흐르는 전류가 매우 크기 때문에, 비트 라인이 충전되는 동안은 항상 온 셀 상태인 것으로 인식하게 된다. 따라서, 정보의 감지(SENSING)를 빠르게 하기 위해서는, 비트 라인 충전 전류 성분을 없애거나 상쇄시켜 주어야 하며, 본 발명에서는 더미 비트 라인을 이용하여 비트 라인의 충전 전류를 상쇄시킴으로써 정보의 감지를 빠르게 할 수 있다.
상술한 바와 같이, 본 발명에서는 비트 라인의 충전 전류를 상쇄시키기 위해 비트 라인과 동일한 구조를 갖는 더미 비트 라인을 구비하고, 상기 더미 비트 라인의 충전 전류(ID)를 비트 라인 충전 전류(IB)와 동일한 비율로 증폭한다. 이러한 방식으로 회로를 구성하면, 비트 라인 방향의 전류와 기준 전류는 항상 일정한 차이를 갖게 된다. 도 2의 전류 센스 앰프에서 비교되는 제1감지 전류(IS1)와 제2감지 전류(IS2)의 차(IDF)를 수학식으로 표현하면 다음과 같다.
여기에서, 오프셋 전류(I_T)는 각 항에서 상쇄되어 없어지며, 비트 라인 충전 전류(IB)도 더미 비트 라인 충전 전류(ID)에 의해 상쇄되므로 전류 차(IDF)는 충전 전류의 크기에 관계없이 대략 셀 전류(IC)의 2배 인 것으로 나타난다. 즉, 온 셀의 경우에 전류 차는 +IC*2가 되고, 오프 셀인 경우에는 대략 -IR*2가 된다. 여기에서, 기준 셀 전류(IR)는 그 크기가 셀 전류(IC)와 거의 같으므로 오프셀인 경우에 전류 차는 -IC*2라 할 수 있다.
도 3은 본 발명에 따른 더미 비트 라인을 이용한 전류 센스 앰프 회로를 설명하기 위한 개략적인 블럭도이다. 도 3을 참조하면, 전류 센스 앰프 회로는 감지 증폭부(300), 제1전류 전송부(320), 제2전류 전송부(360), 제3전류 전송부(370), 제4전류 전송부(340), 제1전류 증폭부(330), 제2전류 증폭부(350), 메모리 셀/비트 라인 제어부(310), 기준 셀 제어부(380) 및 더미 비트 라인 제어부(390)를 포함한다.
도 3을 참조하면, 메모리 셀/비트 라인 제어부(310)는 메모리 셀, 메모리 셀과 연결된 비트 라인 및 디코딩된 칼럼 어드레스에 의해 비트 라인을 인에이블하기 위한 스위칭 수단을 포함한다. 또한, 메모리 셀/비트 라인 제어부(310)는 제1전류 전송부(320)에서 메모리 셀 전류(IC)와 비트 라인 충전 전류(IB)를 공급받고, 선택된 칼럼에 해당하는 비트 라인을 인에이블하여 데이타를 읽어낸다. 도 3에서 I3은 메모리 셀 전류(IC)와 비트 라인 충전 전류(IB)의 합을 나타낸다.
제1전류 전송부(320)는 바이어스 전압에 응답하여 비트 라인 입출력(IO) 전압을 생성하고, 메모리 셀로 인가되는 셀 전류(IC)와, 셀에 연결된 비트 라인을 충전시키기 위한 비트 라인 충전 전류(IB)를 생성하고, 생성된 전류와 오프셋 전류가 더해진 전류(I1)를 출력한다.
제2전류 전송부(350)는 바이어스 전압에 응답하여 기준 입출력 전압을 생성하며, 소정의 기준 셀로 인가되는 기준 셀 전류를 생성하고, 생성된 전류와 오프셋 전류가 더해진 전류(I4)를 출력한다.
기준 셀 제어부(380)는 제2전류 전송부(350)에서 공급되는 기준 셀 전류를 받아들이는 기준 셀을 포함하고, 기준 셀과 연결되어 메모리 셀/비트 라인 제어부(310)의 스위칭 수단에 대응되는 저항 값을 생성하는 트랜지스터를 구비한다.
제3전류 전송부(370)는 바이어스 전압에 응답하여 더미 비트 라인 입출력 전압을 생성하며, 더미 비트 라인을 충전시키기 위한 더미 비트 라인 충전 전류를 생성하고, 생성된 더미 비트 라인 충전 전류와 오프셋 전류가 더해진 전류(I7)를 출력한다.
제4전류 전송부(340)는 바이어스 전압에 응답하여 입출력 오프셋 전압을 생성하며, 제1~제3전류 전송부(320, 360, 370)에서 생성되는 오프셋 전류를 상쇄시키기 위해 상기 오프셋 전류와 같은 양의 전류(IT)를 생성한다.
제1전류 증폭부(330)는 제1전류 전송부(320)와 제4전류 전송부(340)에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 제1전류 전송부(320)의 전류(I1) 및 상기 오프셋 전류(IT)를 각각 소정율로 증폭시키고, 증폭된 전류의 합을 제1감지 전류(IS1)로서 출력한다. 여기에서, 제1전류 전송부(320)의 전류(I1)는 4배 증폭시키고, 오프셋 전류(IT)는 2배 증폭시키는 것이 바람직하다.
제2전류 증폭부(350)는 제2전류 전송부(360) 및 제3전류 전송부(370)에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 제2전류 전송부(360)의 전류(I4) 및 제3전류 전송부(370)의 전류(I7)를 각각 소정율로 증폭시키고, 증폭된 전류의 합을 제2감지 전류(IS2)로서 생성한다. 여기에서, 제2전류 전송부(360)의 전류(I4)는 2배 증폭시키고, 제3전류 전송부(370)의 전류(I7)는 4배 증폭시키는 것이 바람직하다.
감지 증폭부(300)는 제1감지 전류(IS1)와 제2감지 전류(IS2)를 비교하고, 비교된 결과에 상응하여 출력 단자 SOUT을 통하여 출력되는 전압을 변화시킨다.
도 3에 도시된 바와 같이, 본 발명에 따른 전류 센스 앰프 회로는 감지 증폭부(300)를 기준으로 하여 상하/좌우 대칭적인 구조를 갖게 되며, 이로 인해 회로 동작에 따른 안정성을 높일 수 있다.
도 4는 도 3에 도시된 전류 센스 앰프 회로를 설명하기 위한 상세한 회로도이다. 도 4를 참조하면, 전류 센스 앰프 회로는 감지 증폭부(300), 제1전류 전송부(320), 제2전류 전송부(360), 제3전류 전송부(370), 제4전류 전송부(340), 제1전류 증폭부(330), 제2전류 증폭부(350), 메모리 셀/비트 라인 제어부(310), 기준 셀 제어부(380) 및 더미 비트 라인 제어부(390)를 포함한다.
도 4의 메모리 셀/비트 라인 제어부(310)는 메모리 셀(316), 비트 라인(314) 및 비트 라인 제어용 트랜지스터(MN10)를 포함한다. 도 4의 메모리 셀(316)은 비트 라인(314)의 일측과 연결되고, 비트 라인의 타측은 비트 라인 제어용 트랜지스터 (MN10)의 소스와 연결된다. 트랜지스터(MN10)는 칼럼 디코더(미도시)에서 디코딩되는 칼럼 어드레스(Y_dec1)와 게이트가 연결되고, 드레인은 제1전류 전송부(320)의 일측과 연결되어 비트 라인 충전 전류 및 셀 전류를 받아들인다. 이 때, 디코딩된 칼럼 어드레스(Y_dec1)에 의해 MN10이 턴온되는 경우에, 턴온된 MN10에 흐르는 전류(I3)는 제1전류 전송부(320)에서 생성되는 전류 즉, 셀 전류와 비트 라인 충전 전류(IC+IB)가 된다고 할 수 있다.
도 4의 제1전류 전송부(320)는 바이어스 전압(BIAS_P)에 응답하여 비트 라인(314)에 전달될 소정의 전압을 생성하고, 메모리 셀에 인가되는 전류와 비트 라인을 충전시키기 위한 전류를 공급한다. 여기에서, 생성되는 셀 전류와 비트 라인 충전 전류는 전류 증폭부(330)로 전달되어 소정 율로 증폭된다.
제1전류 전송부(320)에 있어서 PMOS트랜지스터(MP21)의 게이트는 바이어스 전압(BIAS_P)과 연결되고, 소스는 전원 전압(VCC)과 연결되며, 드레인은 NMOS 트랜지스터(MN21)의 드레인 및 게이트와 연결되어 있다. NMOS트랜지스터(MN21)의 소스는 NMOS트랜지스터(MN22)의 게이트 및 NMOS트랜지스터(MN23)의 드레인과 연결된다. NMOS 트랜지스터(MN22)의 소스는 MN23의 게이트 및 메모리 셀/비트 라인 제어부(310)의 MN10의 소스와 연결된다. 또한, NMOS트랜지스터(MN23)의 소스는 기준 전위(VSS)와 연결되고, 게이트는 NMOS트랜지스터(MN25)의 게이트 및 드레인과 연결되어 있다.
여기에서, 제1전류 전송부(320)는 실제의 전류를 형성하는 전류 생성부와 바이어스부로 나눌 수 있다. 도 4를 참조할 때, 전류 생성부는 PMOS트랜지스터 (MP22), NMOS트랜지스터(MN24, MN25)로 구성되고, 바이어스부는 PMOS트랜지스터 (MP21), NMOS트랜지스터(MN21, MN23)로 구성된다. 또한, 트랜지스터(MN22)는 전원 전압(VCC)과 비트 라인 전위 사이에 연결되며, 비트 라인 충전 시 초기에는 전압이 낮고 트랜지스터(MN22)의 게이트 전압이 매우 높은 상태이기 때문에, 전원 전압 (VCC)으로부터 많은 전류를 흘려줌으로써 비트 라인 전위가 빠른 시간에 상승할 수 있도록 도와주는 기능을 한다.
도 4의 제1전류 전송부(320)의 동작을 구제적으로 설명하면 다음과 같다. 또한, 제1전류 전송부(320)의 전류 경로는 2부분으로 나누어진다. 우선, 그 중 하나는 트랜지스터들(MP22, MN24, MN25)을 통해 흐르는 전류(I2)이고, 다른 하나는 트랜지스터들(MP22, MN24)을 통해서 외부로 전송되는 전류(I3)이다. 여기에서, I3는 메모리 셀 전류와, 비트 라인 충전 전류의 합이 되고, I2는 오프셋 전류(IT)가 된다. 즉, 바이어스 전압(BIAS_P)이 인가되면, PMOS트랜지스터(MP21)가 턴온되며, MP21의 드레인 전위는 NMOS트랜지스터(MN21, MN24)의 게이트로 전달된다. 이 때, PMOS트랜지스터(MP22)에 흐르는 전류(I1)는 트랜지스터(MN25)를 통하여 기준 전위(VSS)로 흐르는 오프셋 전류(IT)와 트랜지스터(MN10)를 통하여 외부로 공급되는 전류(I3)의 합이 된다. 여기에서, 외부로 전송되는 전류(I3) 즉, IB+IC는 I2보다 크게 설계되므로, 실제 회로에서 다이오드 구조의 트랜지스터 (MN25)를 통하여 흐르는 전류(I3)는 무시될 수 있다. 여기에서, NMOS트랜지스터 (MN25)의 게이트 및 드레인 전위는 비트 라인 입출력 전압이 되며, 바이어스 전압(BIAS_P)에 의해 결정된다.
제2전류 전송부(360)는 PMOS트랜지스터(MP61, MP62), NMOS 트랜지스터(MN61, MN62, MN65, MN64, MN63)로 구성되며, 제1전류 전송부(320)와 대칭되는 구조를 갖고, 유사한 방식으로 동작한다. 단지, 메모리 셀에 인가되는 셀 전류를 공급하는 것이 아니라, 기준 셀에 인가되는 기준 셀 전류(IR)를 공급한다는 점에서 차이가 있다. 제2전류 전송부(360)에 있어서 전류(I4)는 오프셋 전류(I5)와 기준 셀 전류(I6)의 합으로 정의된다. 여기에서, 트랜지스터(MN63)의 게이트 및 드레인 전위는 기준 입출력 전압이 되며, 바이어스 전압(BAIS_P)에 의해 결정된다.
기준 셀 제어부(380)는 기준 셀(382)과 기준 셀 제어용 트랜지스터(MN81)를 포함한다. 여기에서, 기준 셀 제어용 트랜지스터(MN81)의 게이트는 전원 전압 (VCC)과 연결되어 있다. 또한, 상기 MN81을 통하여 기준 셀(382)로 흐르는 전류는 턴온된 상태의 메모리 셀 전류(IC)와 크기가 거의 같고, 온 셀 또는 오프 셀인 경우에도 항상 일정한 값을 갖는 DC 전류이다.
제3전류 전송부(370)는 PMOS트랜지스터들(MP71, MP72), NMOS트랜지스터들 (MN71~MN75)을 포함한다. 즉, 제3전류 전송부(370)는 제1전류 전송부(320) 또는 제2전류 전송부(360)와 유사한 방식으로 동작하며, 다만 더미 비트 라인을 충전시키기 위한 충전 전류(ID)를 공급한다는 점에서 차이가 있다. 또한, 제3전류 전송부(370)의 전류 경로에 있어서 트랜지스터(MP71)에 흐르는 전류(I7)는 다이오드 구조의 트랜지스터(MN73)에 흐르는 오프셋 전류(I8)와 외부의 더미 비트 라인으로 인가되는 더미 비트 라인 충전 전류(I9)의 합으로 정의된다. 여기에서, I9는 더미 비트 라인 충전 전류(ID)와 같다. 또한, 트랜지스터(MN73)의 게이트 및 드레인 전위는 더미 비트 라인 입출력 전압이 되며, 바이어스 전압(BAIS_P)에 의해 결정된다.
더미 비트 라인 제어부(390)는 인버터(392), 더미 비트 라인 제어용 NMOS트랜지스터들(MN91, MN92, MN93, MN94)과 더미 비트 라인(394a, 394b)을 포함한다. 여기에서, 더미 비트 라인(394a)은 더미 비트 라인 제어용 트랜지스터들(MN91, MN92) 사이에 연결되어 있다. 또한, 더미 비트 라인(394b)은 트랜지스터들(MMN93, MN94) 사이에 연결되어 있다. 즉, MN91과 MN94의 게이트는 칼럼 디코더에서 디코딩된 칼럼 어드레스(Y_dec2)와 연결된다. MN91의 드레인은 제3전류 전송부(370)의 NMOS트랜지스터(MN74)의 게이트와 연결되고, 소스는 더미 비트 라인(394a)과 연결되어 있다. 또한, MN94의 드레인은 더미 비트 라인(394b)와 연결되고, 소스는 기준 전위(VSS)와 연결되어 있다. 또한, MN92의 드레인은 더미 비트 라인(394a)과 연결되고 소스는 기준 전위(VSS)와 연결된다. 또한, MN93의 드레인은 트랜지스터(MN74)의 게이트와 연결되고, 소스는 더미 비트 라인(394b)과 연결된다. 인버터(392)는 칼럼 어드레스(Y_dec2)를 반전시키고, 반전된 결과를 MN92와 MN93의 게이트 입력으로 인가한다.
더미 비트 라인 제어부(390)의 동작을 설명하면 다음과 같다. 즉, 하나의 비트 라인이 선택되어 칼럼 어드레스(Y_dec2)가 하이 레벨로 인에이블되면, MN91과 MN94가 턴온되고, MN92와 MN93는 턴오프된다. 이 때, 하나의 더미 비트 라인(394a)은 충전 전류(ID)에 의해 충전되고, 다른 더미 비트 라인(394b)은 트랜지스터(MN94)에 의해 방전된다. 또한, 비트 라인이 선택되지 않고 칼럼 어드레스(Y_dec2)가 로우 레벨인 경우에는 MN92가 턴온되어 충전되어 있던 더미 비트 라인(394a)를 방전시키고, MN93이 턴온되어 방전되어 있던 더미 비트 라인(394b)을 충전시킨다.
이와 같이, 더미 비트 라인 제어부(390)는 두 쌍의 더미 비트 라인으로 구현되어 칼럼 어드레스가 인가될 때마다 교대로 충방전을 시켜줌으로써, 더미 비트 라인을, 선택되지 않은 비트 라인과 같은 상태로 만들어주기 위해 별도로 방전시켜 줄 필요가 없다는 장점이 있다. 따라서, 도 4에 도시된 바와 같이 더미 비트 라인 제어부를 구현하면, 더미 비트 라인을 제어하는데 있어 매우 유리하다.
제4전류 전송부(340)는 PMOS트랜지스터들(MP41,MP42)과 NMOS트랜지스터들 (MN41~MN45)을 포함한다. 또한, 제1~제3전류 전송부(320, 360, 370)를 통하여 생성되는 오프셋 전류(IT)를 상쇄시키기 위해, 제3전류 전송부(370)와 대칭적인 구조를 이루어 오프셋 전류(IT)와 같은 전류를 생성한다. 여기에서, 트랜지스터(MN63)의 게이트 및 드레인 전위는 입출력 오프셋 전압이라 할 수 있으며, 바이어스 전압(BAIS_P)에 의해 결정된다. 구체적인 동작은 상기 제1~제3전류 전송부와 유사하며, 단지 외부로 전송되는 전류가 존재하지 않는다는 점이 다르다.
제1전류 증폭부(330)는 전원 전압(VCC)과 각 소스가 연결되고, 드레인이 서로 연결되는 PMOS트랜지스터들(MP33, MP34) 및 NMOS 트랜지스터(MN34)를 포함한다. PMOS트랜지스터(MP33)의 게이트는 제1전류 전송부(320)의 PMOS 트랜지스터(MP22)의 게이트와 연결되고, PMOS 트랜지스터(MP34)의 게이트는 제4전류 전송부(340)의 PMOS트랜지스터(MP42)의 게이트와 연결된다. 여기에서, PMOS트랜지스터(MP33)는 같은 사이즈의 트랜지스터 4개가 병렬 연결된 구조를 갖고, 이는 오프셋 전류가 더해진 셀 전류와 비트 라인 충전 전류의 합(IB+IC+IT)을 4배 증폭하기 위해서이다. 또한, PMOS트랜지스터(MP34)는 같은 사이즈의 PMOS 트랜지스터 2개가 병렬 연결된 구조로서, 이는 오프셋 전류(IT)를 2배로 증폭시키기 위해서이다. 제1전류 증폭부(330)는 제1전류 전송부(320)에서 생성되는 전류(I1)와 제4전류 전송부(340)에서 생성되는 오프셋 전류(IT)를 반복하는 전류 미러로 구현될 수 있다. 제1전류 증폭부(330)에 있어서 다이오드 구조의 트랜지스터(MN34)는 게이트 및 드레인이 MP33, MP34의 소스와 연결되고, 소스는 기준 전위(VSS)와 연결된다.
도 4의 제1전류 증폭부(330)의 동작을 설명하면 다음과 같다. 제1전류 전송부(320)의 PMOS트랜지스터(MP22)에 흐르는 전류(I1)는 4개의 병렬 연결된 트랜지스터(MP33)를 통하여 4배 증폭된 전류로서 반복되어 나타난다. 이 때, 4배 증폭된 전류를 IM1이라 명명한다. 따라서, 트랜지스터(MP33)에 흐르는 전류(IM1)는 4*(IB+IC+IT)와 같다. 또한, MP34에 흐르는 전류(IM2)는 MP42에 흐르는 전류 즉, IT의 2배 증폭된 전류가 반복되어 나타나는 것이므로 IT*2와 같이 표시한다. 이 때, 다이오드 구조의 트랜지스터(MN34)에 흐르는 제1감지 전류(IS1)는 IM1과 IM2의 합이 되며 다음과 같이 나타낼 수 있다.
한편, 제2전류 증폭부(350)는 제2전류 전송부(360)에서 생성되는 전류 즉, 오프셋 전류(IT)가 더해진 기준 셀 전류(IR+IT)와, 제3전류 전송부(370)에서 생성되는 더미 비트 라인 충전 전류(ID)에 오프셋 전류(IT)가 더해진 전류를 반복하는 전류 미러로 구현된다. 즉, 제2전류 증폭부(330)는 전원 전압(VCC)과 각 소스가 연결되고, 드레인이 서로 연결되는 PMOS트랜지스터들(MP51, MP52)과 NMOS트랜지스터(MN51)를 포함한다. 여기에서, PMOS트랜지스터(MP52)의 게이트는 제2전류 전송부(360)의 PMOS트랜지스터(MP61)의 게이트와 연결되고, PMOS 트랜지스터(MP51)의 게이트는 제3전류 전송부(370)의 PMOS트랜지스터(MP71)의 게이트와 연결된다. 제2전류 증폭부(350)에 있어서 PMOS트랜지스터(MP52)는 같은 사이즈의 트랜지스터 2개가 병렬 연결된 구조를 갖고, 이는 기준 셀 전류(IR+IT)를 2배 증폭하기 위해서이다. 또한, PMOS트랜지스터(MP51)는 같은 사이즈의 PMOS 트랜지스터 4개가 병렬 연결된 구조로서, 더미 비트 라인 충전 전류(ID+IT)를 4배로 증폭시키기 위해서이다. 또한, 트랜지스터(MN51)의 게이트 및 드레인은 MP51, MP52의 드레인과 연결되고, 소스는 기준 전위(VSS)와 연결된다.
즉, 도 4의 제2전류 증폭부(350)의 동작을 설명하면 다음과 같다. 제2전류 전송부(360)의 PMOS트랜지스터(MP61)에 흐르는 전류(I4)는 2개의 병렬 연결된 트랜지스터(MP52)를 통하여 2배 증폭된 전류로서 반복되어 나타난다. 이 때, 2배 증폭된 전류를 IM3라 하면, IM3는 2*(IR+IT)와 같다. 또한, 4개의 트랜지스터가 병렬로 연결된 MP51에 흐르는 전류는 MP71에 흐르는 전류(I7)를 4배 증폭시킨 전류로서 반복되어 나타나는 것이므로 4배 증폭된 전류를 IM4라 할 때 IM4는 4*(ID + IT)와 같이 표시한다. 도 4를 참조하면, ID는 I9와 같고, IT는 I8과 같다. 따라서, 트랜지스터(MN51)를 통하여 흐르는 제2감지 전류(IS2)는 다음과 같이 나타낼 수 있다.
또한, 도 4의 감지 증폭부(300)는 차동 구조를 갖는 증폭 회로로 구현되며, PMOS트랜지스터들(MP31, MP32), NMOS트랜지스터들(MN31, MN32, MN33) 및 인버터(302)를 포함한다. 여기에서, MP31, MP32는 게이트가 서로 연결되고, 소스는 전원 전압(VCC)과 연결되어 있다. MP31의 드레인은 게이트와 연결되어 NMOS 트랜지스터(MN31)의 드레인과 연결되고, MN31의 게이트는 제1전류 증폭부(330)의 NMN34의 드레인 및 게이트와 연결되어 있다. 또한, MP32의 드레인은 MN32의 드레인과 연결되고, MN32의 게이트는 제2전류 증폭부(350)의 MN51의 드레인 및 게이트와 연결되어 있다. MN31과 MN32의 소스는 NMOS트랜지스터(MN33)의 드레인과 연결되고, MN33의 게이트는 바이어스 전압(BIAS_D)과 연결되고 소스는 기준 전위 (VSS)와 연결된다. 이 때, MN32의 드레인은 인버터(302)의 입력과 연결되어 있으며, 인버터(302)의 출력은 출력 단자 SOUT와 연결되어 있다.
또한, 감지 증폭부(300)는 전류 증폭부(330)의 트랜지스터(MN34)에 흐르는 제1감지 전류(IS1)의 크기에 따라서 트랜지스터(MN31)의 게이트와 소스 간 전압을 변화시키게 된다. 또한, 전류 증폭부(350)의 트랜지스터(MN51)에 흐르는 제2감지 전류(IS2)의 크기에 따라서 트랜지스터(MN32)의 게이트와 소스 간 전압을 변화시키게 된다. 즉, 제1감지 전류(IS1)와 제2감지 전류(IS2)의 크기가 같을 경우 에 MN32의 드레인 전위는 트랜지스터(MP32)와 트랜지스터(MN32)의 분배된 저항 값에 상응하는 일정한 전위로 유지된다. 그러나, IS1 또는 IS2가 상대편 감지 전류보다 더 큰 경우에는 감지된 전류 차에 상응하여 트랜지스터(MN31 또는 MN32) 의 게이트 소스간 전압을 변화시킨다. 이로 인해, MN32의 드레인 전위가 달라지게 되고, 출력 단자 SOUT을 통하여 출력되는 전압을 변화시키게 된다.
예를 들어, 온 셀인 경우에는 제1감지 전류(IS1)의 크기가 4*(IB+IT+IC) +2*IT가 되고, 제2감지 전류(IS2)의 크기가 4*(IT+ID)+2*(IR+IT)가 되어 상기 수학식 1에 의해 그 차가 대략 2*IC가 되므로 MN31의 게이트 소스간 전압은 이전보다 더 높아지게 된다. 따라서, MN31을 통하여 더 많은 전류가 흐르게 되며, 이로 인해 MN32의 드레인 전위는 더 높아진다. 따라서, 인버터(302)에서 반전되어 출력 단자 SOUT으로 출력되는 전압 레벨은 이전보다 더 낮아지게 된다.
한편, 오프 셀인 경우에는 제1감지 전류(IS1)의 셀 전류(IC)가 거의 0가 되어 제2감지 전류(IS2)가 더 커지게 되므로, 제1감지 전류(IS1)와 제2감지 전류(IS2)의 차는 수학식 1에 의해 대략 -2*IR이 된다. 이 때, IR은 온 셀 시의 셀 전류(IC)와 거의 같으므로 전류 차는 -2*IC이라 할 수 있다. 따라서, MN32의 게이트 소스간 전압은 이전보다 더 높아지게 되므로, MN32를 통하여 더 많은 전류가 흐르게 되어 MN32의 드레인 전위는 이전보다 더 낮아진다. 이로 인해, 인버터(302)에서 반전되어 출력 단자 SOUT으로 출력되는 전압 레벨은 이전보다 더 높아지게 된다.
이상에서와 같이, 본 발명의 전류 센스 앰프 회로에서 온 셀인 경우와, 오프 셀인 경우에 정보를 감지하는 것은 비트 라인 충전 전류와 관계없이 셀 전류(IC)에 의해서만 영향을 받게 됨을 알 수 있다.
도 5는 본 발명에 따른 전류 센스 앰프 회로에서 오프 셀 시의 정보 감지 동작을 설명하기 위한 도면이다. 도 5를 참조하면, 참조 부호 52는 기준 전류를 나타내고, 참조 부호 54는 비트 라인 충전 전류를 나타낸다. 또한, T2는 오프 셀의 경우에 정보를 감지하는 시점을 나타낸다.
상술한 바와 같이, 본 발명에서의 기준 전류(52)는 교류의 더미 비트 라인 충전 전류와 직류의 기준 전류가 더해진 값으로 설정되어 있으며, 더미 비트 라인의 충전 전류(ID)는 비트 라인 충전 전류(IB)와 같은 값으로 나타나기 때문에, 기준 전류(52)는 비트 라인 충전 전류(IB)에 비례하여 증가하지만 항상 일정한 전류 차를 갖는다.
결과적으로, 종래의 전류 센스 앰프 회로에서 정보를 감지하는 시간(T1)과 본 발명에 따른 전류 센스 앰프 회로에서 정보를 감지 시간(T2)을 비교하면, 본 발명에서는 비트 라인의 충전 전류와 관계없이 빠른 시간에 정보를 감지하는 것이 가능하다는 것을 알 수 있다.
본 발명에 따르면, 오프 셀의 경우에 비트 라인의 충전 전류와 관계없이 빠른 속도로 정보를 감지하는 것이 가능할 뿐 아니라, 대칭적인 구조를 갖기 때문에 보다 안정적으로 동작할 수 있다는 효과가 있다.

Claims (3)

  1. 비트 라인;
    제1바이어스 전압에 응답하여 비트 라인 입출력 전압을 생성하며, 메모리 셀 전류와, 상기 메모리 셀과 연결된 상기 비트 라인을 충전시키기 위한 비트 라인 충전 전류를 생성하고, 상기 비트 라인 충전 전류와 오프셋 전류가 더해진 결과를 출력하는 제1전류 전송 수단;
    상기 제1바이어스 전압에 응답하여 기준 입출력 전압을 생성하며, 소정의 기준 셀로 인가되는 기준 셀 전류를 생성하고, 상기 기준 셀 전류와 상기 오프셋 전류가 더해진 결과를 출력하는 제2전류 전송 수단;
    더미 비트 라인;
    상기 제1바이어스 전압에 응답하여 더미 비트 라인 입출력 전압을 생성하며, 상기 더미 비트 라인을 충전시키기 위한 더미 비트 라인 충전 전류를 생성하고, 상기 더미 비트 라인 충전 전류와 상기 오프셋 전류가 더해진 결과를 출력하는 제3전류 전송 수단;
    상기 제1바이어스 전압에 응답하여 입출력 오프셋 전압을 생성하며, 상기 제1~제3전류 전송 수단에서 생성되는 상기 오프셋 전류를 상쇄시키기 위해 상기 오프셋 전류와 같은 양의 전류를 생성하는 제4전류 전송 수단;
    상기 제1전류 전송 수단 및 상기 제4전류 전송 수단에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 상기 제1전류 전송 수단의 전류 및 상기 제4전류 전송 수단의 전류를 각각 소정 율로 증폭시키고, 상기 증폭된 결과를 더하여 제1감지 전류로서 출력하는 제1전류 증폭 수단;
    상기 제2전류 전송 수단 및 상기 제3전류 전송 수단에서 공급되는 전류를 반복하는 전류 미러로 구현되며, 상기 공급된 기준 셀 전류 및 상기 더미 비트 라인 충전 전류를 각각 소정 율로 증폭시키고, 상기 증폭된 전류를 더하여 제2감지 전류로서 생성하는 제2전류 증폭 수단; 및
    상기 제1감지 전류와, 상기 제2감지 전류를 비교하고, 상기 비교된 결과에 상응하여 출력 전압을 변화시키는 감지 증폭 수단을 포함하고,
    상기 제1, 제4전류 전송 수단과 제1전류 증폭 수단은, 상기 감지 증폭 수단을 기준으로 하여 상기 제2, 제3전류 전송 수단과 상기 제2전류 증폭 수단에 대해 대칭적인 구조를 갖는 것을 특징으로 하는 전류 센스 앰프 회로.
  2. 제1항에 있어서,
    상기 더미 비트 라인의 충전 전류는 상기 비트 라인의 충전 전류와 동일한 비율로 증폭시키고,
    상기 기준 전류는 오프 셀인 경우와 온 셀인 경우에 대해 같은 마진을 가질 수 있도록 온 셀 시 전류 증폭율의 1/2로 증폭시키는 것을 특징으로 하는 전류 센스 앰프 회로.
  3. 제1항에 있어서, 상기 더미 비트 라인은 한 쌍으로 구현되며, 칼럼 어드레스가 인가되면 하나의 더미 비트 라인은 충전되고, 다른 더미 비트 라인은 방전되어 교대로 동작하는 것을 특징으로 하는 전류 센스 앰프 회로.
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