JPH03296998A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は不揮発性半導体記憶装置に関し、特に、−括
消去型の電気的に消去可能な不揮発性半導体記憶装置の
データの消去方法に関するものである。

［従来の技術］ 第７図はｌ５ＳＣＣ（Ｉｎｔｅｒｎａｔ　１ｏｎａｌ　
　５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃ
ｏｎｆｅｒｅｎｃｅ）ダイジェスト・オブ・テクニカル
ペーパーズ（１９９０）ｐｐ、６０６１に記載された不
揮発性半導体記憶装置のブロック図である。第７図を参
照して、不揮発性半導体記憶装置は、複数の不揮発性メ
モリセルが複数の行（ロウ）および複数の列（コラム）
に配列されたメモリアレイ１と、外部から与えられるメ
モリアレイ１のアドレス信号ＡＯ〜ＡＫをバッファする
ためのアドレスバッフ７６と、アドレスバッフ７６に接
続され、アドレス信号をデコードして行の１つを選択す
るためのロウデコーダ４と、同様に列の１つを選択する
ためのコラムデコーダ５と、コラムデコーダ５とメモリ
アレイ１とに接続され、デコードされ選択された列に従
って、メモリアレイ１のビットラインの１つを選択する
ためのＹゲート２と、メモリアレイ１に接続され、メモ
リアレイ１のソース線に加えられる電圧を切替えるため
のソース線スイッチ３と、Ｙゲート２を介してメモリア
レイ１に接続された書込回路７と、Ｙゲート２を介して
メモリアレイ１に接続されたセンスアンプ８と、書込回
路７およびセンスアンプ８に接続され、外部との入出力
信号をバッファするための人出力バッファ９と、外部か
ら信号ＥＥ、でＥ、ＯＥ、ＰＧＭを与えられ、この装置
の動作モードを制御するためのモード制御回路１０と、
モード制御回路１０、アドレスバッフ７６、ロウデコー
ダ４、ソース線スイッチ３、センスアンプ８に接続され
、メモリアレイ１の格納内容を消去するときに、この装
置の動作を制御するための消去制御回路１１とを含む。

アドレスバッファ６には外部からアドレス信号ＡＯ−Ａ
ｋが与えられる。人出力バッファ９は入出力信号線■１
００〜ｌ１０７によって外部と入出力信号の交換を行な
う。

第８図は、メモリアレイ１およびその周辺回路のブロッ
ク図である。第８図を参照して、メモリアレイ１は、ロ
ウデコーダ４に接続され、互いに平行に配列された複数
のワード線ＷＬ１〜ＷＬ３と、Ｙゲート２に接続され、
ワード線ＷＬＩ〜ＷＬ３と交差する方向に、互いに平行
に配列された複数のビット線ＢＬＩ〜ＢＬ３と、各ワー
ド線と各ビット線の交点のそれぞれに設けられたメモリ
セルＭＣＩなどのメモリセルと、各メモリセルとソース
線スイッチ３とを接続するためのソース線ＳＬ１〜ＳＬ
３．２８とを含む。

第８図において、ワード線、ビット線とも３本ずつが描
かれている。しかしながらこれはあくまで説明の便宜の
ためであって、実際にはこれらの本数はより多い。

Ｙゲート２は、書込回路７およびセンスアンプ８が接続
されたＩ１０線２７と、各ビット線ＢＬ１〜ＢＬ３とＩ
１０線２７との間に設けられたビット線選択のためのト
ランジスタ２６ａ〜２６ｃとを含む。各トランジスタ２
６ａ〜２６ｃのゲートは、それぞれコラムデコーダ５の
出力Ｙ１〜Ｙ３に接続される。

第９図は、第８図のメモリセルＭＣ１の模式的断面構造
図である。第９図を参照して、メモリセルＭＣＩは半導
体基板２４上に設けられている。

メモリセルＭＣＩは、半導体基板２４の主表面上に、所
定の間隔を隔てて形成された不純物領域からなるソース
領域２３、ドレイン領域２２と、ソース領域２３、ドレ
イン領域２２の間の主表面上に形成された、膜圧１００
人程鹿の薄い酸化膜と、この薄い酸化膜の上に形成され
た情報記憶のためのフローティングゲート２１と、フロ
ーティングゲート２１上に形成された酸化膜と、その酸
化膜上にさらに設けられたコントロールゲート２０とを
含む。ソース領域２３はソース線ＳＬＩに接続される。

ドレイン領域２２はビット線ＢＬＩに接続される。コン
トロールゲート２０はワード線ＷＬ１に接続される。フ
ローティングゲート２１は他から電気的に絶縁されてい
る。

第１０図は、消去制御回路１１のより詳細なブロック図
である。第１０図を参照して、消去制御回路１１は、モ
ード制御回路１０に接続され、モード制御回路１０から
与えられるコマンド信号をラッチするためのコマンド信
号ラッチ１２と、モード制御回路１０およびコマンド信
号ラッチ１２に接続され、ソース線スイッチ３、ロウデ
コーダ４、アドレスバッフ７６、センスアンプ８を制御
するためのシーケンス制御回路１３と、規定の電圧を発
生するためのベリファイ電圧発生器１４と、シーケンス
制御回路１３とベリファイ電圧発生器１４とに接続され
、動作モードに応じてロウデコーダ４およびセンスアン
プ８に与える電源電圧を切替えるための電圧スイッチ１
５とを含む。電圧スイッチ１５は、ロウデコーダ４に与
える電源電圧を５ｖと、１３Ｖと、３．４■との間で切
替える。電圧スイッチ１５は、また、センスアンプ８に
与える電源電圧を５Ｖと、３．４Ｖとの間で切替える。

シーケンス制御回路１３は、コマンド信号ラッチ１２に
接続され、メモリアレイ１の格納内容を消去するときに
、対象メモリのアドレスを順次生成してアドレスバッフ
ァ６に与えるためのアドレスカウンタ１６と、コマンド
信号ラッチ１２、アドレスカウンタ１６、センスアンプ
８に接続され、消去時と消去状態の確認（以下これを「
消去ベリファイ」と呼ぶ）時のシーケンス制御回路１３
の動作を制御するための消去／消去ベリファイ制御回路
１７と、消去／消去ベリファイ制御回路１７に接続され
、メモリセル１に書込まれたデータを消去するための消
去パルスを発生してソース線スイッチ３に与えるための
消去パルス発生器１９と、モード制御回路１０と消去／
消去ベリファイ制御回路１７とに接続されたデコーダ制
御回路１８とを含む。

以下、不揮発性半導体記憶装置の動作について、書込、
続出、消去の順で説明する。

（１）　書込動作 第８図および第９図に示されるメモリセルＭＣ１にデー
タの書込が行なわれる場合、不揮発性半導体記憶装置は
以下のように動作する。書込回路７が活性化され、Ｉ１
０線２７に高圧ｖｐｐが印加される。コラムデコーダ５
は、メモリセルＭＣ１が接続されているビット線ＢＬＩ
を選択するために、トランジスタ２６ａをオンさせる。

コラムデコーダ５はそのために、その出力Ｙ１を高圧Ｖ
ｐｐに昇圧する。コラムデコーダ５の出力Ｙ２、Ｙ３は
Ｌレベルに保たれる。ロウデコーダ４は、メモリセルＭ
ＣＩが接続されたワード線ＷＬＩを選択し、ワード線Ｗ
ＬＩのレベルを高圧ＶｐｐＷＬに昇圧する。ソース線ス
イッチ３は、ソース線２８を接地させる。これにより、
メモリセルＭＣ１のドレイン２２には高圧ＶｐｐＢＬ、
コントロールゲート２０には高圧ｖｐｐｗｔ、が印加さ
れ、ソース２３は接地される。

これにより、ドレイン２２とソース２３との間に電流が
流れる。ドレイン２２の近傍に高電界が生ずるようにチ
ャネル構造を設定しておくことにより、ドレイン２２の
近傍でアバランシェ現象によるホットエレクトロンが生
成される。生じたホットエレクトロンのほとんどはドレ
イン２２に流れる。しかしながら、一部のホットエレク
トロンはコントロールゲート２０に印加された高圧Ｖｐ
ｐＷＬのために、フローティングゲート２１とシリコン
基板２４の間のエネルギギャップを超え、フローティン
グゲート２１に蓄積される。その結果、このメモリセル
ＭＣＩのメモリトランジスタのしきい値は、高い方ヘシ
フトされる。この状態を、情報“０”が書込まれたもの
とする。

（２）　読出動作 第８図、第９図に示されるメモリセルＭＣＩについて読
出を行なう場合、装置は以下のように動作する。コラム
デコーダ５は、メモリセルＭＣＩが接続されたビット線
ＢＬＩを選択する。コラムデコーダ５は、そのためにそ
の出力Ｙ１を“Ｈ”レベルとし、トランジスタ２６ａを
オンさせる。

コラムデコーダ５の出力Ｙ２、Ｙ３はともに“Ｌ″レベ
ル保たれる。

同様にロウデコーダ４は、メモリセルＭＣＩが接続され
たワード線ＷＬＩを選択し、そのレベルを“Ｈ”レベル
とする。ロウデコーダ４は、他のワード線ＷＬ２、ＷＬ
３をＬ”　レベルに保つ。

ソース線スイッチ３は、ソース線２８を接地する。した
がって、ソース線ＳＬＩ〜ＳＬ３も接地電位となる。

メモリセルＭＣＩに情報″′０″が予め書込まれている
ものとする。この場合メモリセルＭＣＩのメモリトラン
ジスタのしきい値は高い。コントロールゲート２０に“
Ｈ”レベルが印加されてもメモリトランジスタは導通し
ない。ビット線ＢＬＩからソース線ＳＬＩには電流が流
れない。

メモリセルＭＣＩが消去状態にあるものとする。

メモリトランジスタのしきい値は低い。したがってワー
ド線ＷＬ１からコントロールゲート２０に“Ｈ”レベル
の電圧が印加されるとメモリトランジスタが導通する。

ビット線ＢＬＩからソース線ＳＬ１にメモリトランジス
タを介して電流が流れる。したがって、ワード線ＷＬ１
によってコントロールゲート２０に“Ｈ”レベルの電圧
を印加したときに、このメモリセルを介して電流が流れ
るか否かをセンスアンプ８によって検出することにより
、メモリセルＭＣＩに記憶された情報が“０”であるか
“１″であるかが判定される。

（３）　消去動作 消去動作時、すべてのメモリセルのソース２３に、ソー
ス線スイッチ３によって高圧Ｖｐｐ５Ｌを印加する。す
べてのコントロールゲート２０は接地される。すべての
メモリセルのドレイン２２はフローティングに保たれる
。すなわち、コラムデコーダ５、ローデコーダ４の出力
のすべては“Ｌ”にされる。

フローティングゲート２１とソース２３との間の酸化膜
に強い電界が誘起される。この強い電界によるトンネル
現象により、電子がフローティングゲート２１からソー
ス２３に引抜かれる。その結果メモリセルのメモリトラ
ンジスタのしきい値は低くなる。

メモリアレイ１のすべてのメモリセルのソース線ＳＬ１
〜ＳＬ３は共通のソース線２８に接続されている。した
がってデータの消去はメモリアレイ１のメモリセルのす
べてにおいて一括してなされる。

なお、以下の説明において、“Ｈ”レベルとは電源電圧
（５■）程度を指し、“Ｌ”レベルは接地電位を指すも
のとする。

ところで、半導体記憶装置の製作上、装置の特性にはば
らつきが生ずる。このばらつきにより、消去されやすい
メモリセルと、されにくいメモリセルとが生ずることが
ある。消去されやすいメモリセルに合わせて消去パルス
を設定すると、消去されにくいものは消去されずに残る
ことになる。

一方、消去されにくいものに合わせて消去パルスを設定
すると、消去されやすいメモリセルのフローティングゲ
ートからは過剰に電子が引抜かれ、このメモリセルがデ
プレッションになってしまう恐れがある。

続出時、非選択メモリセルがデプレッションになってい
る場合、選択されたメモリセルだけではなく、デプレッ
ションとなっている非選択メモリセルにも電流が流れて
しまう。その結実装置に誤動作が生ずる。さらに、メモ
リアレイ１の各メモリセルにデータを書込むいわゆるプ
ログラム時にも、デプレッションになっている非選択セ
ルに電流が流れてしまう。その結果プログラムが不可能
となる。このような障害を避けるために、メモリセルの
消去時には次のようなことが行なわれている。

消去モードでは、まずすべてのメモリセルに書込がなさ
れ、すべてのメモリセルのメモリトランジスタのしきい
値が高くされる。アドレスカウンタ１６はメモリアレイ
１のすべてのメモリセルに書込を行なうために、アドレ
ス信号を順次生成し、アドレスバッファ６に与える。ロ
ウデコーダ４、コラムデコーダ５、書込回路７は消去／
消去ベリファイ制御回路１７により制御され、メモリア
レイ１のすべてのメモリセルについて書込を行なう。

すべてのメモリセルの書込が終了した後、消去／消去ベ
リファイ動作が開始される。まず、すべてのメモリセル
のソースにソース線スイッチ３によって高圧が印加され
る。すべてのワード線ＷＬ１〜ＷＬ３は接地される。こ
れにより、メモリアレイ１のすべてのメモリセルについ
て、消去が行なわれる。ソース線スイッチ３によるソー
スへの高圧の印加は、一定の時間たとえば１０ｍ５にわ
たり行なわれる。ソース線スイッチ３によりソース線２
８に与えられるこの電位変化を、消去パルスと呼ぶ。

その後、メモリアレイ１について消去ベリファイ動作が
行なわれる。消去ベリファイ動作とは、メモリアレイ１
のすべてのメモリセルについて、データが消去されたか
どうかを確認する作業である。アドレスカウンタ１６は
、すべてのメモリセルを選択するためにアドレス信号を
順次生成し、アドレスバッファ６に与える。ロウデコー
ダ４、コラムデコーダ５によって、メモリアレイ１の各
メモリセルが順次選択される。センスアンプ８はこのメ
モリセルからの出力を増幅し消去／消去べリファイ制御
回路１７に与える。消去／消去ベリファイ制御回路１７
はしきい値の高いメモリセルを発見するとベリファイ動
作を中止し、消去動作を繰返す。すべてのメモリセルに
ついてしきい値が低くなったと判定されると、消去／消
去ベリファイ制御回路１７は消去／消去ベリファイ動作
を終了する。この消去動作が終わると、コマンド信号ラ
ッチ１２から出力されるステータス信号は“Ｈ”　レベ
ルとなる。

上述の消去／消去ベリファイ動作の繰返しによって、全
メモリセルのメモリトランジスタのしきい値が、０■付
近までシフトされる。各メモリセルのフローティングゲ
ートからの電子の弓抜きは少量ずつ行なわれる。そのた
め、各メモリセルはデプレッションとなることはない。

［発明が解決しようとする課題］ 従来の不揮発性半導体記憶装置において、消去／消去ベ
リファイ動作が以上のように行なわれている。そのため
、以下のような問題がある。不揮発性半導体記憶装置の
制作プロセスによって、チップ内のメモリセルにおいて
、消去されやすさについてばらつきが太き（なる場合が
ある。このとき、一定の大きなパルス幅を有する消去パ
ルスで消去を行なうと、前述のように消去されやすいメ
モリセルがデプレッションとなる可能性がある。

それをさけるために、短いパルスで繰返し消去を行なう
と、メモリセルがデプレッションになることは生じにく
くなるものの、消去後の消去確認回数が増えてしまう。

その結果、消去の完了までにかかる時間が増大するとい
う問題があった。

この発明は上述の問題を解決するためになされたもので
、データの消去を短時間で、かつ適切に行なうことがで
きる不揮発性半導体記憶装置を提供することを目的とす
る。

［課題を解決するための手段］ この発明にかかる不揮発性半導体記憶装置は、第１の論
理状態と第２の論理状態との間の書替が可能な複数の記
憶素子を有する不揮発性半導体記憶手段と、第１および
第２の論理状態のうちの一方にある記憶素子の数を検出
するための論理状態検出手段と、論理状態検出手段によ
って検出された記憶素子の数との関数として変化するパ
ルス幅を有する、第１の論理状態から第２の論理状態へ
の書替を行なうための書替パルスを発生するための書替
パルス発生手段とを含む。

［作用］ この発明にかかる不揮発性半導体記憶装置においては、
記憶素子のうち、たとえば第２の論理状態にあるものが
いくつあるかがまず検出される。

検出された記憶素子の数に応じて、書替パルス発生手段
から発生されるパルスの幅は変化される。

したがって、たとえば大多数の記憶素子が第２の論理状
態にあって、さらに第２の状態への書込動作が行われる
ことにより正常に動作しなくなる記憶素子が発生するお
それがあるときには小さいパルス幅で、そうでないとき
には大きなパルス幅でもって第２の状態への書替パルス
が発生される。

［実施例コ 第１図は本発明にかかる不揮発性半導体記憶装置の消去
制御回路１１において用いられる消去パルス発生器１９
のブロック図である。第１図を参照して、この発明にか
かかる不揮発性半導体記憶装置において用いられる消去
パルス発生器１９は、消去／消去ベリファイ制御回路１
７に接続され、消去パルス発生器１９全体の動作の制御
を行なうための消去コントロール回路５４と、消去コン
トロール回路５４に接続され、消去ベリファイ動作時に
、未消去のセル数をカウントするための未消去セル数カ
ウンタ５５と、消去コントロール回路５４に接続され、
消去コントロール回路５４からリセット信号５６を受け
とって、互いに異なるパルス幅を有するパルス５２ａ、
５２ｂを出力するためのパルス発生器５０と、パルス発
生器５０と未消去セル数カウンタ５５とに接続され、未
消去セル数カウンタ５５から与えられるパルス選択信号
４６に従って、パルス発生器５０から入力される複数の
種類のパルス５２ａ、５２ｂの内の１つを選択し、パル
ス幅規定パルスＴｅｒａｓｅ４５として出力するための
パルス幅切替回路５１と、パルス幅切替回路５１と高電
圧の外部Ｖｐに接続され、パルス幅規定パルスＴｅｒａ
ｓｅと同様のパルス幅を有し、かつその振幅が外部Ｖｐ
によって規定される高電圧である消去パルス１ｎｔＶｐ
ｐを出力するための高電圧スイッチ回路５３とを含む。

第２図は、パルス発生器５０の簡単なブロック図である
。第２図を参照して、パルス発生器５０は、一定のパル
ス数を有するクロック信号を発振するための発振器７０
と、発振器７０の出力に接続され、発振器７０から与え
られるクロックを分周して出力するための分周器７１ａ
と、分周器７１ａの出力に接続され、分周器７１ａの出
力をさらに分周して出力するための分周器７１ｂとを含
む。分周器７１ａ、７１ｂは、消去コントロール回路５
４から与えられるリセット信号５６に応答して初期状態
に戻り、クロックの分局を開始する。

分周器７１ｂから出力されるパルスが第１のパルス５２
ａであり、分周器７１．　ａから出力されるパルスが第
２のパルス５２ｂである。

第３図を参照して、パルス幅切替回路５１は、各々第１
のパルス５２ａ１第２のパルス５２ｂをパルス発生器５
０から受けとり、未消去セル数カウンタ５５から与えら
れるパルス選択信号４６に応答して、互いに相補的に第
１のパルス５２ａ１第２のパルス５２ｂをパルス幅規定
パルスＴｅｒａｓｅ４５として出力するための２つのス
イッチング回路４　Ｑ　ａ、　４０　ｂと、パルス選択
信号４６を反転してスイッチング回路４０ａに与えるた
めのインバータ４３とを含む。

スイッチング回路４０ａは、入力がインバータ４３の出
力４７ａに接続されたインバータ４１ａと、ｐチャネル
側ゲートがインバータ４１ａの出力に、ｎチャネル側の
ゲートがインバータ４３の出力４７ａにそれぞれ接続さ
れ、第１のパルス５２ａが入力に与えられ、出力がパル
ス幅規定パルスＴｅｒａｓｅ４５となるトランスファゲ
ート４２ａとを含む。

同様にスイッチング回路４０ｂは、未消去セル数カウン
タ５５からのパルス選択信号４６が与えられる信号線４
７ｂに入力が接続されたインバータ４１ｂと、ｐチャネ
ル側ゲートがインバータ４１ｂの出力に、ｎチャネル側
ゲートが信号線４７ｂに接続され、入力に第２のパルス
５２ｂが与えられ、出力がパルス幅規定パルスＴｅｒａ
ｓｅ４５となるトランスファゲート４２ｂとを含む。

第４図を参照して、高電圧スイッチ回路５３は、ソース
がパルス幅切替回路５１の出力に、ゲートが電源電圧Ｖ
ｃｃに接続されたｎチャネルトランジスタ６３と、ソー
スが高電圧の外部Ｖｐに接続され、ドレインがトランジ
スタ６３のドレインとノード６６で接続され、ゲートに
高電圧スイッチ回路５３の出力が加えられるｐチャネル
トランジスタ６１と、ゲートがノード６６に、ソースが
高電圧の外部Ｖｐにそれぞれ接続され、ドレインが高電
圧スイッチ回路５３の出力となるｐチャネルトランジス
タ６４と、ゲートがノード６６に、ソースがｐチャネル
トランジスタ６４のドレインに、ドレインが接地電位に
それぞれ接続されたｎチャネルトランジスタ６５とを含
む。

第５図はパルス発生器５０の動作を説明するための波形
図であり、第６図は本発明にかかる不揮発性半導体記憶
装置のメモリセルのしきい値の特性を表す図である。

なお、本発明にかかる不揮発性半導体記憶装置の全体の
構成は、第７図〜第１０図を参照してすでに説明された
ものと同一である。同一の部品には同一の参照符号およ
び名称が与えられている。

それらの機能も同一である。したがってここではそれら
についての詳しい説明は繰返されない。

消去パルス発生器１９は、メモリセルアレイ１中のメモ
リセルの消去時に以下のように動作する。

消去コントロール回路５４は、消去／消去ベリファイ制
御回路１７からメモリセルアレイ１に含まれるメモリセ
ルのデータ消去を実行する旨の命令を受け、未消去セル
数カウンタ５５とパルス発生器５０とをリセットする。

第２図を参照して、発振器７０は第５図（ｂ）に示され
るような一定のパルス数を有するクロックを出力する。

分周器７１ａ、７１ｂはそれぞれリセット信号に応答し
て初期状態に戻り発振器７０から与えられる信号の分周
を開始する。第５図（ｃ）を参照して、たとえば分周器
７１ａは発振器７０の出力クロックを分周し、２分の１
のパルス数を有するパルスを出力する。第５図（ｄ）を
参照して、分周器７１ｂはさらに分周器７１ａの出力を
分周し、発振器７０から出力されるクロックの４分の１
のパルス数を有するパルスを出力する。分周器７１ｂが
出力するパルスは第１のパルス５２ａ１分周器７１ａが
出力するパルスは第２のパルス５２ｂとなってパルス幅
切替回路５１に与えられる。

当初、未消去セル数は０であるため、未消去セル数カウ
ンタ５５は、パルス選択信号４６を“Ｌ”レベルとする
。

第３図を参照して、パルス選択信号４６はインバータ４
３で反転され、スイッチング回路４０ａに与えられる。

スイッチング回路４０ａは、信号線４７ａの出力が“Ｈ
”レベルであるため、その入力と出力とをショート状態
にする。一方、スイッチング回路４０ｂは、パルス選択
信号４６の“Ｌ”レベルがそのまま制御電圧として与え
られるため、オープン状態である。したがって、パルス
幅切替回路５１から出力されるパルス幅規定パルスＴｅ
ｒａｓｅ４５は、第１のパルス５２ａになる。

第４図を参照して、高電圧スイッチ回路５３は以下のよ
うに動作する。入力されるパルス幅規定パルスＴｅｒａ
ｓｅ４５が“Ｈ”レベルになると、トランジスタ６４は
オンし始める。電圧スイッチ回路５３の出力Ｖｐは“Ｌ
”レベルになり始める。

しかしながらパルス幅規定パルスＴｅｒａｓｅは通常振
幅であり、トランジスタ６４のソースは高電圧の外部Ｖ
ｐに接続されているため、トランジスタ６４は完全にオ
フすることができない。したがってトランジスタ６４の
ソースが接続されている外部Ｖｐとトランジスタ６５の
ドレインが接続されている接地との間に貫通電流が流れ
、高電圧スイッチ回路５３の出力Ｖｐも完全に“Ｌ”に
なりきれない。これでは高電圧スイッチ回路５３の出力
が安定せず、好ましくない。

そこで、高電圧スイッチ回路５３の出力をトランジスタ
６１のゲートに印加する。高電圧スイッチ回路５３の出
力Ｖｐが“Ｌ”レベルに近くなると、トランジスタ６１
がオンする。ノード６６には外部Ｖｐの高電圧が印加さ
れる。したがってトランジスタ６４は完全にオフし、ト
ランジスタ６５は完全にオンする。高電圧スイッチ回路
５３の出力は完全に“Ｌ″レベルなる。

パルス幅規定パルスＴｅｒａｓｅがＬ”レベルとなると
、ノード６６も′Ｌ″　レベルとなる。

トランジスタ６４はオンする。トランジスタ６５はオフ
する。高電圧スイッチ回路５３の出力Ｖｐの電位は外部
Ｖｐの電位と等しくなる。トランジスタ６１はオフする
。

したがって、高電圧スイッチ回路５３は、入力されるパ
ルス幅規定パルスＴｅｒａｓｅの位相を反転させ、かつ
その振幅を通常振幅（たとえば０−５Ｖ）から、外部Ｖ
ｐによって規定される高電圧の振幅に変換して出力する
。高電圧スイッチ回路５３から出力されるパルスは、メ
モリセルアレイ１の各メモリセルを消去するための消去
パルス１ｎｔＶｐｐとなり、メモリセルアレイ１に与え
られる。

従来の技術の項で述べられた通りに消去パルス１ｎｔＶ
ｐｐによってメモリセルアレイ１の各メモリセルの格納
内容の消去が行なわれた後、消去／消去ベリファイ制御
回路１７が、開始コントロール回路５４に消去ベリファ
イ動作の開始を伝える。消去コントロール回路５４は、
この信号に応答して未消去セル数カウンタ５５をリセッ
トする。

第１０図を参照して、アドレスカウンタ１６はメモリセ
ルアレイ１の全てのメモリセルの消去状況を調べるため
に、全てのメモリセルのアドレスを順次生成しアドレス
バッファ６に与える。指定されたアドレスに従って、メ
モリセルアレイ１の全てのメモリセルの格納内容がセン
スアンプ８により読み取られ、消去／消去ベリファイ制
御回路１７に与えられる。消去／消去ベリファイ制御回
路１７は、メモリアレイ１から読出したデータについて
、たとえば各ビット、各バイト、あるいは各ワード単位
で、未消去のメモリセルがあったか否かを消去コントロ
ール回路５４に伝える。

消去コントロール回路５４は、未消去のメモリセルの有
無に従ってパス／フェイル信号を未消去セル数カウンタ
５５に与える。パス／フェイル信号は、各読出単位ごと
にメモリセルの未消去が検知された場合にはＬ”レベル
、検知されなかったときには“Ｈ”レベルとされる。

未消去セル数カウンタ５５は、パス／フェイル信号の値
に応じ、メモリアレイ１中に含まれる未消去のセル数を
カウントする。

未消去セル数カウンタ５５は、未消去のセル数があらか
じめ定めるある数以上であればパルス選択信号４６を“
Ｌ”レベル、それ以外の場合には“Ｈ”レベルとする。

パルス選択信号４６が“Ｌ”レベルであれば、パルス幅
切替回路５１が選択するパルスは第１のパルス５２ａで
ある。

しかしながらパルス選択信号４６が“Ｈ”レベルとなっ
た場合には、パルス幅切替回路５１が選択するパルスは
第２のパルス５２ｂである。第３図を参照して、パルス
選択信号４６が“Ｈ”　レベルであると、スイッチング
回路４０ａはオフし、スイッチング回路４０ｂはオンす
る。したがって、パルス幅切替回路５１から出力される
パルス幅規定パルスＴｅｒａｓｅのパルス幅は、第２の
パルス５２ｂのパルス幅と等しくなる。すなわち、この
場合パルス幅規定パルスＴｅｒａｓｅのパルス幅は、そ
れ以前のパルス幅の半分となる。

不揮発性半導体記憶装置はさらに、短いパルス幅を有す
る消去パルス１ｎｔＶｐｐによって、メモリアレイ１の
格納内容の消去／消去ベリファイ動作を行なっていく。

そして、消去ベリファイ動作で未消去セル数が検知され
なくなった時に消去動作を終了する。

以上のように、この発明にかかる不揮発性半導体記憶装
置で用いられる消去パルス発生器１９は、未消去セル数
がある数以上である場合には、長いパルス幅を有する消
去パルスでメモリアレイ１の格納内容の消去を行ない、
未消去セル数がある数以下である場合には、より短いパ
ルス幅を有する消去パルスでメモリアレイ１の格納内容
の消去を行なう。したがって、消去セル数が多くなるほ
ど、消去は小刻みに行なわれる。そのためメモリセルが
デプレッションになることが防がれる。

第６図を参照して、消去の初めに全てのメモリセルに論
理“０”を書込んだときの各メモリセルのしきい値をＶ
Ｏ（Ｖ）とする。第６図に示される電圧ｖ１〜ｖＯの範
囲にメモリセルのしきい値が存在する場合には、そのメ
モリがプログラムされているものと考えられる。一方、
メモリセルのしきい値が０〜ｖ２という低いしきい値し
か持たない場合には、そのメモリセルの格納内容は消去
されているものと考えられる。

第６図は、時間０〜ｔ１、ｔ１〜ｔ２、ｔ２〜ｔ３にお
いてそれぞれ１回目、２回目、３回目の長いパルスによ
る消去が行なわれ、時間ｔ３〜ｔ４において短いパルス
の１回目の消去が行なわれたとしたときの、消去されに
くいセルのしきい値の特性線８１と、消去されやすいセ
ルのしきい値の特性線８２とを示す図である。

時刻ｔ４において、消去されにくいセルのしきい値は、
点Ｐで示される位置に対応する値となる。

したがって、最も消去されにくいメモリセルでも、時刻
ｔ４においては消去されたものと考えることができる。

一方、時刻ｔ４においては、最も消去されやすいセルの
しきい値特性線８２の値は、Ｑ点で示される位置に対応
する値である。Ｑ点に置けるしきい値は、０〜ｖ２の範
囲に収まっており、消去状態にあると考えられ、デプレ
ッション状態にもなっていない。したがって、時刻ｔ４
において消去を終了することにより、メモリアレイ１の
全てのメモリセルについて、デプレッションなく完全に
消去が行なわれたものと考えることができる。

以上のように未消去のセル数が多い間には長いパルスに
よって消去を行なうことにより、短時間で大多数のメモ
リセルを消去状態にすることができる。一方、未消去セ
ル数がある数以下となったときには、短いパルスでメモ
リアレイを消去することにより、メモリセルにデプレッ
ションが生ずることを防ぐことができる。したがって、
短い時間で、かつ適切に消去を行なうことができる不揮
発性半導体記憶装置を得ることができる。

以上、この発明が一実施例に基づいて詳細に説明された
が、この発明はこの実施例に限定されるわけではない。

たとえば、未消去セル数カウンタ５５はある規定値にな
るとパルス選択信号を出力する構成ならばどのようなも
のであってもよい。

［発明の効果コ 以上のようにこの発明によれば、第２の論理状態にある
記憶素子が少なく、第２の論理状態への書替によって正
常に動作することが出来なくなる記憶素子が生ずる可能
性が小さいときには、大きなパルス幅を有する書替パル
スによる書替が行なわれる。これにより、大多数の記憶
素子を、第１の論理状態から第２の論理状態へと短い時
間で書替ることができる。一方、第２の論理状態にある
記憶素子が多数となり、第２の論理状態への書替により
正常な動作ができなくなる記憶素子が生ずる可能性が高
いときには、小さなパルス幅を有する書替パルスで書替
が行なわれる。これにより、第１の論理状態から第２の
論理状態への全ての記憶素子の書替が短時間で行なわれ
るとともに、書替により正常に動作できなくなる記憶素
子が生ずる可能性を小さくすることができる。

すなわち、データの消去を短時間で、かつ適切に行なう
ことができる不揮発性半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

第１図は本発明にかかる不揮発性半導体記憶装置におい
て用いられる消去パルス発生器のブロック図であり、 第２図はパルス発生器のブロック図であり、第３図はパ
ルス幅切替回路の回路図であり、第４図は高電圧スイッ
チ回路の回路図であり、第５図はパルス発生器の動作を
表す波形図であり、 第６図はメモリセルのしきい値の特性を示す図であり、 第７図は不揮発性半導体記憶装置のブロック図であり、 第８図はメモリアレイおよびその付近の回路ブロック図
であり、 第９図は１メモリセルの模式的断面構造図であり、 第１０図は消去制御回路のブロック図である。 図中、１はメモリアレイ、１１は消去制御回路、１６は
アドレスカウンタ、１７は消去／消去ベリファイ制御回
路、１９は消去パルス発生器、４０ａ、４０ｂはスイッ
チング回路、４１ａ、４１ｂはインバータ、４２ａ、４
２ｂはトランスファゲート、４３はインバータ、５０は
パルス発生器、５１はパルス幅切替回路、５３は高電圧
スイッチ回路、５４は消去コントロール回路、５５は未
消去セル数カウンタを示す。 なお、図中同一符号は同一、または相当箇所を示す 第１図 第２図 ／加 第３図 萬４図 第７図 第Ｓ図 第６図 ２２ニ ドレイン＠妨＼ 第７図 １已１ぎ稽

Claims (1)

【特許請求の範囲】
1. （１）あらかじめ定める第１の論理状態と、前記第１の
   論理状態と異なる第２の論理状態との間の書替が可能な
   複数の記憶素子を有する不揮発性半導体記憶手段を含み
   、 前記第２の論理状態にある前記記憶素子は、さらに前記
   第１の論理状態から前記第２の論理状態への書替が行わ
   れることにより正常に動作しなくなることがあり、 さらに、前記第１および第２の論理状態の内の一方にあ
   る前記記憶素子の数を検出するための論理状態検出手段
   と、 前記論理状態検出手段によって検出された前記記憶素子
   の数との関数として変化するパルス幅を有する、前記第
   １の論理状態から前記第２の論理状態への書替を行なう
   ための書替パルスを発生するための書替パルス発生手段
   とを含む不揮発性半導体記憶装置