JPH07202018A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07202018A JPH07202018A JP5337427A JP33742793A JPH07202018A JP H07202018 A JPH07202018 A JP H07202018A JP 5337427 A JP5337427 A JP 5337427A JP 33742793 A JP33742793 A JP 33742793A JP H07202018 A JPH07202018 A JP H07202018A
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- JP
- Japan
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- insulating film
- region
- concentration source
- film
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Abstract
(57)【要約】
【目的】ＤＲＡＭのメモリセル面積を増加させることな
く又、工程を複雑にさせることなく、電極面積を増や
し、メモリ容量を増加するとともにＬＤＤ構造トランジ
スタを実現する。 【構成】ゲート電極形成後、ゲート電極７ａ上の酸化膜
及びフィールド酸化膜をマスクにｐ型シリコン基板１を
エッチングし、ソースドレイン領域を半導体基板内に段
差をもって形成することにより、工程をほとんど増やす
ことなく、又メモリセル面積を増加させることなく、電
極面積を増やすことができる。
く又、工程を複雑にさせることなく、電極面積を増や
し、メモリ容量を増加するとともにＬＤＤ構造トランジ
スタを実現する。 【構成】ゲート電極形成後、ゲート電極７ａ上の酸化膜
及びフィールド酸化膜をマスクにｐ型シリコン基板１を
エッチングし、ソースドレイン領域を半導体基板内に段
差をもって形成することにより、工程をほとんど増やす
ことなく、又メモリセル面積を増加させることなく、電
極面積を増やすことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１トランジスタ１キャパシタ型のＤＲＡＭセルを有
する半導体記憶装置に関する。
特に１トランジスタ１キャパシタ型のＤＲＡＭセルを有
する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の技術について図を参照して説明す
る。これは特開平３−１０４２７３号公報に開示されて
いるものである。図５（ａ）に示すように、ｐ型シリコ
ン基板１上に酸化シリコン膜２と窒化シリコン膜３を順
次形成する。次に酸化シリコン膜２と窒化シリコン膜３
をフィールド酸化膜を形成ずべき部分に開孔部ができる
様にフォトエッチング法によりパターニングする。
る。これは特開平３−１０４２７３号公報に開示されて
いるものである。図５（ａ）に示すように、ｐ型シリコ
ン基板１上に酸化シリコン膜２と窒化シリコン膜３を順
次形成する。次に酸化シリコン膜２と窒化シリコン膜３
をフィールド酸化膜を形成ずべき部分に開孔部ができる
様にフォトエッチング法によりパターニングする。
【０００３】次に、図５（ｃ）に示すように、熱酸化処
理によりｐ型シリコン基板１の主表面にフィールド酸化
膜４を形成する。
理によりｐ型シリコン基板１の主表面にフィールド酸化
膜４を形成する。
【０００４】その後、図５（ｄ）に示すように、酸化シ
リコン膜２と窒化シリコン膜３を除去する。次に、図５
（ｅ）に示すように、ゲート酸化膜２７を形成し、さら
に全面にポリシリコン層５をＣＶＤ法により形成し、そ
の上にＳｉＯ2 膜６を形成する。
リコン膜２と窒化シリコン膜３を除去する。次に、図５
（ｅ）に示すように、ゲート酸化膜２７を形成し、さら
に全面にポリシリコン層５をＣＶＤ法により形成し、そ
の上にＳｉＯ2 膜６を形成する。
【０００５】その後、図５（ｆ）に示すように、ポリシ
リコン層５とＳｉＯ2 膜６をエッチングしてゲート電極
（ワード線を兼ねる）７ａ，７ｂを形成する。
リコン層５とＳｉＯ2 膜６をエッチングしてゲート電極
（ワード線を兼ねる）７ａ，７ｂを形成する。
【０００６】次にリンをイオン注入して、図５（ｇ）に
示すように、ゲート電極７ａの両側に位置するｐ型シリ
コン基板１の表面にｎ型不純物領域８ａ，８ｂを自己整
合的に形成する。全面にＳｉＯ2 膜９をＣＶＤ法により
形成する。
示すように、ゲート電極７ａの両側に位置するｐ型シリ
コン基板１の表面にｎ型不純物領域８ａ，８ｂを自己整
合的に形成する。全面にＳｉＯ2 膜９をＣＶＤ法により
形成する。
【０００７】次に図５（ｈ）に示すように、ＳｉＯ2 膜
９の一部が側壁部分に残る様にＳｉＯ2 膜９をエッチン
グする。そしてＳｉＯ2 膜１０を全面に形成する。それ
から、図６（ａ）に示すようにｎ+ 型不純物領域８ｂの
表面を露出させるように、フォトエッチング法によりＳ
ｉＯ2 膜１０をエッチングする。
９の一部が側壁部分に残る様にＳｉＯ2 膜９をエッチン
グする。そしてＳｉＯ2 膜１０を全面に形成する。それ
から、図６（ａ）に示すようにｎ+ 型不純物領域８ｂの
表面を露出させるように、フォトエッチング法によりＳ
ｉＯ2 膜１０をエッチングする。
【０００８】次に図６（ｂ）に示すようにストレージ電
極の先駆体となる材料層１１（ポリシリコン）をＣＶＤ
法により形成する。そして図６（ｃ）に示すようにレジ
スト膜１２を塗布し図６（ｄ）に示すようにパターニン
グし、図６（ｅ）に示すようにフォトエッチングを行い
ポリシリコン１１を所定の形状にエッチングして上部突
出部材１５を形成する。同時にソース・ドレイン領域８
ｂの表面もエッチングする。
極の先駆体となる材料層１１（ポリシリコン）をＣＶＤ
法により形成する。そして図６（ｃ）に示すようにレジ
スト膜１２を塗布し図６（ｄ）に示すようにパターニン
グし、図６（ｅ）に示すようにフォトエッチングを行い
ポリシリコン１１を所定の形状にエッチングして上部突
出部材１５を形成する。同時にソース・ドレイン領域８
ｂの表面もエッチングする。
【０００９】次にリン等のｎ型不純物イオンを垂直方向
から注入して、図６（ｆ）に示すように、ｎ+ 型不純物
領域８ｂを補修する。
から注入して、図６（ｆ）に示すように、ｎ+ 型不純物
領域８ｂを補修する。
【００１０】次に、図７（ａ）に示すように、全面にポ
リシリコン層１７をＣＶＤ法により堆積する。そしてポ
リシリコン層を所定の形状にパターニングすることによ
り図７（ｂ）に示すようにストレージ電極１８を形成す
る。それから、その上にＳｉ3 Ｎ4 薄膜を形成し、酸化
することにより、図７（ｃ）に示すように、キャパシタ
絶縁膜となるべき容量膜１９を形成する。更にその上
に、ポリシリコン層２０をＣＶＤ法により堆積する。
リシリコン層１７をＣＶＤ法により堆積する。そしてポ
リシリコン層を所定の形状にパターニングすることによ
り図７（ｂ）に示すようにストレージ電極１８を形成す
る。それから、その上にＳｉ3 Ｎ4 薄膜を形成し、酸化
することにより、図７（ｃ）に示すように、キャパシタ
絶縁膜となるべき容量膜１９を形成する。更にその上
に、ポリシリコン層２０をＣＶＤ法により堆積する。
【００１１】次に容量膜１９及びポリシリコン層２０を
所定の形状にパターニングする事により図７（ｄ）に示
すようにキャパシタ絶縁膜２１とセルプレート電極２２
を形成する。
所定の形状にパターニングする事により図７（ｄ）に示
すようにキャパシタ絶縁膜２１とセルプレート電極２２
を形成する。
【００１２】その上に層間絶縁膜（ＳｉＯ2 ）２３をＣ
ＶＤ法により堆積し、ｎ+ 不純物領域の表面を露出させ
るためのコンタクトホールＣを形成する。次にタングス
テンシリサイドをスパッタ法により堆積する。これをビ
ット線形状にパターニングすると、ビット線２４が得ら
れる。
ＶＤ法により堆積し、ｎ+ 不純物領域の表面を露出させ
るためのコンタクトホールＣを形成する。次にタングス
テンシリサイドをスパッタ法により堆積する。これをビ
ット線形状にパターニングすると、ビット線２４が得ら
れる。
【００１３】
【発明が解決しようとする課題】この従来のメモリセル
の構造ではメモリ容量を増やすためにストレージノード
上に上部突出部材を有しているので凹凸が大きくなり、
層間絶縁膜の表面の平坦化が困難となりビット線の加工
精度が悪くなるという問題点があった。また上部突出部
材の形成のためのリソグラフィー工程が必要となり、製
造が複雑となるという問題点もある。更には、ＬＤＤ構
造を有していないので短チャンネル効果を抑制できず、
微細化に不適であるという問題点もある。
の構造ではメモリ容量を増やすためにストレージノード
上に上部突出部材を有しているので凹凸が大きくなり、
層間絶縁膜の表面の平坦化が困難となりビット線の加工
精度が悪くなるという問題点があった。また上部突出部
材の形成のためのリソグラフィー工程が必要となり、製
造が複雑となるという問題点もある。更には、ＬＤＤ構
造を有していないので短チャンネル効果を抑制できず、
微細化に不適であるという問題点もある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の半導体基板の表面部に設けられた素子
分離構造体で区画された活性領域で前記半導体基板の表
面とゲート絶縁膜を介して交差するゲート電極、前記ゲ
ート電極および前記素子分離構造体と自己整合して前記
半導体基板に設けられた溝の底部の前記半導体基板領域
に設けられた一対の第２導電型の高濃度ソース・ドレイ
ン領域および前記溝の側部の前記半導体基板領域に設け
られた第２導電型の低濃度ソース・ドレイン領域を有す
るトランジスタと、前記トランジスタの設けられた前記
半導体基板を被覆する第１の絶縁膜の、前記一対の高濃
度ソース・ドレイン領域の一方の上に設けられた第１の
コンタクト孔で前記一方の高濃度ソース・ドレイン領域
に接続するストレージ電極、前記ストレージ電極を被覆
するキャパシタ絶縁膜および前記キャパシタ絶縁膜を被
覆するセルプレート電極を有するキャパシタと、前記セ
ルプレート電極を被覆する第２の絶縁膜の、前記一対の
高濃度ソース・ドレイン領域の他方の上に設けられた第
２コンタクト孔で前記他方の高濃度ソース・ドレイン領
域に接続するビット線とを有するＤＲＡＭセルを備える
というものである。
は、第１導電型の半導体基板の表面部に設けられた素子
分離構造体で区画された活性領域で前記半導体基板の表
面とゲート絶縁膜を介して交差するゲート電極、前記ゲ
ート電極および前記素子分離構造体と自己整合して前記
半導体基板に設けられた溝の底部の前記半導体基板領域
に設けられた一対の第２導電型の高濃度ソース・ドレイ
ン領域および前記溝の側部の前記半導体基板領域に設け
られた第２導電型の低濃度ソース・ドレイン領域を有す
るトランジスタと、前記トランジスタの設けられた前記
半導体基板を被覆する第１の絶縁膜の、前記一対の高濃
度ソース・ドレイン領域の一方の上に設けられた第１の
コンタクト孔で前記一方の高濃度ソース・ドレイン領域
に接続するストレージ電極、前記ストレージ電極を被覆
するキャパシタ絶縁膜および前記キャパシタ絶縁膜を被
覆するセルプレート電極を有するキャパシタと、前記セ
ルプレート電極を被覆する第２の絶縁膜の、前記一対の
高濃度ソース・ドレイン領域の他方の上に設けられた第
２コンタクト孔で前記他方の高濃度ソース・ドレイン領
域に接続するビット線とを有するＤＲＡＭセルを備える
というものである。
【００１５】
【実施例】図１は本発明の第１の実施例を示す断面図で
ある。
ある。
【００１６】この実施例はｐ型シリコン基板１の表面部
に設けられた素子分離構造体（フィールド酸化膜４）で
区画された活性領域でｐ型シリコン基板１の表面とゲー
ト酸化膜２７を介して交差するゲート電極７ａ、ゲート
電極７ａおよび素子分離構造体４と自己整合してｐ型シ
リコン基板１の設けられた溝Ｔの底部のｐ型シリコン基
板１領域に設けられた一対の高濃度ソース・ドレイン領
域（ｎ+ 型不純物領域８ａ，８ｂ）および溝Ｔの側部の
ｐ型シリコン基板領域に設けれらた低濃度ソース・ドレ
イン領域（ｎ- 型不純物領域２５ａ，２５ｂ）を有する
トランジスタと、前述のトランジスタの設けられたｐ型
シリコン基板を被覆する第１の絶縁膜（ＳｉＯ2 膜１
０）の、一対高濃度ソース・ドレイン領域８ａ，８ｂの
一方８ｂの上に設けられた第１のコンタクト孔Ｃ１で一
方の高濃度ソース・ドレイン領域８ｂに接続するストレ
ージ電極１８を被覆するキャパシタ絶縁膜２１およびキ
ャパシタ絶縁膜２１を被覆するセルプレート電極２２を
有するキャパシタと、セルプレート電極２２を被覆する
第２の絶縁膜（層間絶縁膜２３）の、一対の高濃度ソー
ス・ドレイン領域の他方８ａの上に設けられた第２のコ
ンタクト孔Ｃ２で他方の高濃度ソース・ドレイン領域８
ａに接続するビット線２４とを有するＤＲＡＭセルを備
えるというものである。
に設けられた素子分離構造体（フィールド酸化膜４）で
区画された活性領域でｐ型シリコン基板１の表面とゲー
ト酸化膜２７を介して交差するゲート電極７ａ、ゲート
電極７ａおよび素子分離構造体４と自己整合してｐ型シ
リコン基板１の設けられた溝Ｔの底部のｐ型シリコン基
板１領域に設けられた一対の高濃度ソース・ドレイン領
域（ｎ+ 型不純物領域８ａ，８ｂ）および溝Ｔの側部の
ｐ型シリコン基板領域に設けれらた低濃度ソース・ドレ
イン領域（ｎ- 型不純物領域２５ａ，２５ｂ）を有する
トランジスタと、前述のトランジスタの設けられたｐ型
シリコン基板を被覆する第１の絶縁膜（ＳｉＯ2 膜１
０）の、一対高濃度ソース・ドレイン領域８ａ，８ｂの
一方８ｂの上に設けられた第１のコンタクト孔Ｃ１で一
方の高濃度ソース・ドレイン領域８ｂに接続するストレ
ージ電極１８を被覆するキャパシタ絶縁膜２１およびキ
ャパシタ絶縁膜２１を被覆するセルプレート電極２２を
有するキャパシタと、セルプレート電極２２を被覆する
第２の絶縁膜（層間絶縁膜２３）の、一対の高濃度ソー
ス・ドレイン領域の他方８ａの上に設けられた第２のコ
ンタクト孔Ｃ２で他方の高濃度ソース・ドレイン領域８
ａに接続するビット線２４とを有するＤＲＡＭセルを備
えるというものである。
【００１７】次に、この実施例の製造方法について説明
する。
する。
【００１８】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の表面に、酸化シリコン膜２と窒化シリコン
膜３を順次に堆積する。次に、図２（ｂ）に示すよう
に、活性領域を区画するためこの積層膜をパターニング
し、熱酸化を行ない、図２（ｃ）に示すように、フィー
ルド酸化膜４を形成する。次に、図２（ｄ）に示すよう
に積層膜を除去する。こうしてフィールド絶縁膜４で活
性領域を区画する工程を終る。次に、図２（ｅ）に示す
ように、全面にポリシリコン層５とＳｉＯ2 膜６を堆積
する。
コン基板１の表面に、酸化シリコン膜２と窒化シリコン
膜３を順次に堆積する。次に、図２（ｂ）に示すよう
に、活性領域を区画するためこの積層膜をパターニング
し、熱酸化を行ない、図２（ｃ）に示すように、フィー
ルド酸化膜４を形成する。次に、図２（ｄ）に示すよう
に積層膜を除去する。こうしてフィールド絶縁膜４で活
性領域を区画する工程を終る。次に、図２（ｅ）に示す
ように、全面にポリシリコン層５とＳｉＯ2 膜６を堆積
する。
【００１９】次にフォトエッチング法により図２（ｆ）
に示すようにワード線を兼るゲート電極７ａ，７ｂを形
成し、その後ゲート電極上の酸化シリコン膜６及び、フ
ィールド酸化膜４をマスクにしてｐ型シリコン基板１を
０．３μｍエッチングして図２（ｇ）に示すように、溝
Ｔを形成する。
に示すようにワード線を兼るゲート電極７ａ，７ｂを形
成し、その後ゲート電極上の酸化シリコン膜６及び、フ
ィールド酸化膜４をマスクにしてｐ型シリコン基板１を
０．３μｍエッチングして図２（ｇ）に示すように、溝
Ｔを形成する。
【００２０】次にリンの回転イオン注入を行い（注入量
３×１０13ｃｍ-2）、図２（ｈ）に示すように、溝Ｔの
側部にｎ- 型不純物領域２５ａ，２５ｂ，２５ｃを形成
する。
３×１０13ｃｍ-2）、図２（ｈ）に示すように、溝Ｔの
側部にｎ- 型不純物領域２５ａ，２５ｂ，２５ｃを形成
する。
【００２１】次にＡｓをイオン注入し（注入量５×１０
15ｃｍ-2）、ゲート電極の両側の溝Ｔの底部に、図３
（ａ）に示すように、ｎ+ 型不純物領域（８ａ，８ｂ）
を自己整合的に形成する。その後、図３（ｂ）に示すよ
うに全面にＳｉＯ2 膜１０をＣＶＤ方により厚さ１００
ｎｍ堆積する。その後ｎ+ 型不純物領域８ｂが露出する
様にＳｉＯ2 膜１０をフォトエッチング法により選択的
にエッチングして図３（ｃ）に示すように、第１のコン
タクト孔Ｃ１を形成する。
15ｃｍ-2）、ゲート電極の両側の溝Ｔの底部に、図３
（ａ）に示すように、ｎ+ 型不純物領域（８ａ，８ｂ）
を自己整合的に形成する。その後、図３（ｂ）に示すよ
うに全面にＳｉＯ2 膜１０をＣＶＤ方により厚さ１００
ｎｍ堆積する。その後ｎ+ 型不純物領域８ｂが露出する
様にＳｉＯ2 膜１０をフォトエッチング法により選択的
にエッチングして図３（ｃ）に示すように、第１のコン
タクト孔Ｃ１を形成する。
【００２２】なお、図３（ｃ）ではゲート電極７ａ，７
ｂ上のＳｉＯ2 膜は煩しいので図示しない。以下同様。
ｂ上のＳｉＯ2 膜は煩しいので図示しない。以下同様。
【００２３】次に図３（ｄ）に示すように、ストレージ
電極となるべきポリシリコン層１７をＣＶＤにより形成
し露出されたｎ+ 型不純物領域８ｂと接触させる。その
後フォトエッチング法によりポリシリコン層１７を所定
の形状にパターニングし図３（ｅ）に示すように、スト
レージ電極１８を形成する。
電極となるべきポリシリコン層１７をＣＶＤにより形成
し露出されたｎ+ 型不純物領域８ｂと接触させる。その
後フォトエッチング法によりポリシリコン層１７を所定
の形状にパターニングし図３（ｅ）に示すように、スト
レージ電極１８を形成する。
【００２４】それから全面に窒化シリコン（Ｓｉ
3 Ｎ4 ）の薄膜を形成しこのＳｉ3 Ｎ4 を酸化すること
により、図３（ｆ）に示すように、容量膜１９を形成す
る。さらにセルプレート電極となるべき厚さ１５０ｎｍ
のポリシリコン膜２０をＣＶＤ法により形成する。
3 Ｎ4 ）の薄膜を形成しこのＳｉ3 Ｎ4 を酸化すること
により、図３（ｆ）に示すように、容量膜１９を形成す
る。さらにセルプレート電極となるべき厚さ１５０ｎｍ
のポリシリコン膜２０をＣＶＤ法により形成する。
【００２５】次に容量膜１９及びポリシリコン膜２０を
パターニングすることにより、図１に示すように、キャ
パシタ絶縁膜２１及びセルプレート電極２２を形成す
る。その後、従来例と同様に層間絶縁膜２３を堆積し、
第２のコンタクト孔Ｃ２を形成し、ビット線２４を形成
する。
パターニングすることにより、図１に示すように、キャ
パシタ絶縁膜２１及びセルプレート電極２２を形成す
る。その後、従来例と同様に層間絶縁膜２３を堆積し、
第２のコンタクト孔Ｃ２を形成し、ビット線２４を形成
する。
【００２６】こうして、溝Ｔを設けない場合に比べる
と、ストレージ電極を長辺方向で２．４μｍのものを約
０．２μｍ伸ばしたのと同じ程度の容量値の増大を実現
できた。また、トランジスタとして、ゲートオーバラッ
プ型のＬＤＤ構造のものをマスク工程を増加することな
しに実現できた。すなわち、溝の形成およびｎ- 型不純
物拡散層の形成は、ゲート電極およびフィールド酸化膜
をマスクにして自己整合的に行なわれるのでマスク工程
の増加はない。また、ゲートオーバラップ型であるので
低濃度ソース・ドレイン構造による寄生抵抗の増大を抑
制でき、更にリソグラフィー上の限界よりチャネル長の
小さいものを実施できる。こうして短チャンネル効果の
抑制と容量値の増大を同時に実現できる。従ってＤＲＡ
Ｍセルの動作の安定と信頼性を改善できる。
と、ストレージ電極を長辺方向で２．４μｍのものを約
０．２μｍ伸ばしたのと同じ程度の容量値の増大を実現
できた。また、トランジスタとして、ゲートオーバラッ
プ型のＬＤＤ構造のものをマスク工程を増加することな
しに実現できた。すなわち、溝の形成およびｎ- 型不純
物拡散層の形成は、ゲート電極およびフィールド酸化膜
をマスクにして自己整合的に行なわれるのでマスク工程
の増加はない。また、ゲートオーバラップ型であるので
低濃度ソース・ドレイン構造による寄生抵抗の増大を抑
制でき、更にリソグラフィー上の限界よりチャネル長の
小さいものを実施できる。こうして短チャンネル効果の
抑制と容量値の増大を同時に実現できる。従ってＤＲＡ
Ｍセルの動作の安定と信頼性を改善できる。
【００２７】図４は本発明の第２の実施例を示す断面図
である。
である。
【００２８】この実施例はｎ- 型不純物領域２５ａ，２
５ｂの内側にｐ型シリコン基板１より濃度の高いｐ型不
純物領域２６を有しているので、ソース・ドレイン間の
パンチスルーを防止でき、第１の実施例よりチャネル長
を小さくできる利点がある。
５ｂの内側にｐ型シリコン基板１より濃度の高いｐ型不
純物領域２６を有しているので、ソース・ドレイン間の
パンチスルーを防止でき、第１の実施例よりチャネル長
を小さくできる利点がある。
【００２９】製造方法としては第１の実施例で溝を形成
したのち回転イオン注入法によりボロンを打込めばよ
い。他は同じである。
したのち回転イオン注入法によりボロンを打込めばよ
い。他は同じである。
【００３０】
【発明の効果】以上説明したように本発明はＤＲＡＭセ
ルのソース・ドレイン領域を半導体基板内に設けた溝部
に形成してあるのでその段差分キャパシタの電極面積が
増え、メモリ容量が増加するばかりでなく、溝側部に低
濃度ソース・ドレイン領域を有しているので、ゲートオ
ーバラップ型のＬＤＤトランジスタとなり短チャネル効
果を抑制できＤＲＡＭセルの動作の安定と信頼性を改善
できる効果がある。また、ゲート電極及び素子分離構造
体と自己整合して溝を形成できるのでほとんど工程の増
加には伴なわない。
ルのソース・ドレイン領域を半導体基板内に設けた溝部
に形成してあるのでその段差分キャパシタの電極面積が
増え、メモリ容量が増加するばかりでなく、溝側部に低
濃度ソース・ドレイン領域を有しているので、ゲートオ
ーバラップ型のＬＤＤトランジスタとなり短チャネル効
果を抑制できＤＲＡＭセルの動作の安定と信頼性を改善
できる効果がある。また、ゲート電極及び素子分離構造
体と自己整合して溝を形成できるのでほとんど工程の増
加には伴なわない。
【図１】本発明の第１の実施例を示す断面図である。
【図２】第１の実施例の製造方法の説明のため（ａ）〜
（ｈ）に分図して示す工程順断面図である。
（ｈ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の次工程の説明のため
（ａ）〜（ｆ）に分図して示す工程順断面図である。
（ａ）〜（ｆ）に分図して示す工程順断面図である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】従来例についてその製造工程に沿って説明する
ため（ａ）〜（ｈ）に分図して示す工程順断面図であ
る。
ため（ａ）〜（ｈ）に分図して示す工程順断面図であ
る。
【図６】図５に対応する工程の次工程の説明のため
（ａ）〜（ｆ）に分図して示す工程順断面図である。
（ａ）〜（ｆ）に分図して示す工程順断面図である。
【図７】図６に対応する工程の次工程の説明のため
（ａ）〜（ｅ）に分図して示す工程順断面図である。
（ａ）〜（ｅ）に分図して示す工程順断面図である。
１ 半導体基板 ４ フィールド酸化膜 ７ａ ゲート電極 ７ｂ 隣接ワード線 ８ａ，８ｂ ｎ+ 型不純物領域 １５ 上部突出部材 １８ ストレージ電極 ２１ キャパシタ絶縁膜 ２２ セルプレート電極 ２３ 層間絶縁膜 Ｃ，Ｃ１，Ｃ２ コンタクト孔 ２４ ビット線 ２５ ｎ- 型不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｈ
Claims (2)
- 【請求項１】 第１導電型の半導体基板の表面部に設け
られた素子分離構造体で区画された活性領域で前記半導
体基板の表面とゲート絶縁膜を介して交差するゲート電
極、前記ゲート電極および前記素子分離構造体と自己整
合して前記半導体基板に設けられた溝の底部の前記半導
体基板領域に設けられた一対の第２導電型の高濃度ソー
ス・ドレイン領域および前記溝の側部の前記半導体基板
領域に設けられた第２導電型の低濃度ソース・ドレイン
領域を有するトランジスタと、前記トランジスタの設け
られた前記半導体基板を被覆する第１の絶縁膜の、前記
一対の高濃度ソース・ドレイン領域の一方の上に設けら
れた第１のコンタクト孔で前記一方の高濃度ソース・ド
レイン領域に接続するストレージ電極、前記ストレージ
電極を被覆するキャパシタ絶縁膜および前記キャパシタ
絶縁膜を被覆するセルプレート電極を有するキャパシタ
と、前記セルプレート電極を被覆する第２の絶縁膜の、
前記一対の高濃度ソース・ドレイン領域の他方の上に設
けられた第２コンタクト孔で前記他方の高濃度ソース・
ドレイン領域に接続するビット線とを有するＤＲＡＭセ
ルを備えることを特徴とする半導体記憶装置。 - 【請求項２】 低濃度ソース・ドレイン領域のチャネル
側に半導体基板より高濃度の第１導電型不純物領域が設
けられている請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337427A JPH07202018A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337427A JPH07202018A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202018A true JPH07202018A (ja) | 1995-08-04 |
Family
ID=18308531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337427A Pending JPH07202018A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958249B1 (en) * | 2002-02-12 | 2005-10-25 | Taiwan Semiconductor Manufacturing Company | Method to monitor process charging effect |
-
1993
- 1993-12-28 JP JP5337427A patent/JPH07202018A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958249B1 (en) * | 2002-02-12 | 2005-10-25 | Taiwan Semiconductor Manufacturing Company | Method to monitor process charging effect |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |