JPS6372163A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、導電層間を分離する技術に適用して有効な技術に関
するものである。

〔従来の技術〕

ＭＩＳＦＥＴのゲート電極上面及びソース、ドレイン上
面にタングステン（Ｗ）等の高融点金属のシリサイド膜
を形成してそれらの低抵抗化を図−ることが研究されて
いる。ゲート電極上面及びソ１．＋１ ン、）−ス、ドレイン上面の高融点金属シリサイド膜は
、〜 例えばシリコン層上にのみ高融点金属膜が形成され、絶
縁膜上には高融点金属膜が形成されないいわゆる選択Ｃ
ＶＤによって形成される。ゲート電極上面の高融点金属
膜とソース、ドレイン上の高融点金属膜とは、ゲート電
極の側部に形成した酸化シリコン膜からなるサイドウオ
ールスペーサによって分離する。なお、高融点金属シリ
サイド膜に関する技術は、例えばサイエンスフォーラム
社発行、「超ＬＳＩデバイスハンドブック」、ｐ１２８
、昭和５８年１１月２８日発行に記載されている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を実験ならびに検討した結果、次の
問題点を見出した。

酸化シリコン膜からなるサイドウオールスペーサは、そ
の上に高融点金属膜が形成されるのを完全に阻止するこ
とは困難である。このため、ゲート電極上及びソース、
ドレイン上に選択ＣＶＤによって高融点金属膜を形成す
る際に、サイドウオ。

−シスペーサ上に高融点金属膜がはり出すようにニして
形成される。したがって、ゲート電極とソース、ドレイ
ンの間の絶縁が不完全になる。

本発明の目的は、電気的信頼性の向上を図ることにある
。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上の導電層の側部にボロンを含ん
だ絶縁膜によってサイドウオールスペーサを形成する。

【作用〕

上記した手段によれば、サイドウオールスペーサ上に高
融点金属膜が形成されない又は残らないので、導ＮＭ間
の絶縁を良好にして電気的信頼性を向上することができ
る。

〔実施例Ｉ〕

第１図乃至第６図は、ＭＩＳＦＥＴの製造工程における
断面図である。

第１図に示すように、Ｐ−型単結晶シリコンからなる半
導体基板１の表面を素子領域を規定するように熱酸化し
て酸化シリコン膜からなるフィールド絶縁膜２を形成す
る。熱酸化のためのマスクは、図示していないが、例え
ば半導体基板１の表面の酸化による酸化シリコン膜の上
に例えばＣＶＤによって窒化シリコン膜を積層しこれを
レジスト膜からなるマスクを用いたエツチングによって
パターニングしたものを用いる。一方、フィールド絶縁
膜２を形成する際のマスクをイオン打込みのマスクとし
て用いて、そのマスクから露出する半導体基板１の表面
にｐ型不純物例えばボロン（Ｂ）を導入し、これをフィ
ールド絶縁膜２を形成するために加えられる熱を用いて
拡散してｐ型チャネルストッパ領域３を形成する。前記
チャネルストッパ領域３を形成するためのイオン打込み
及びフィールド絶縁膜２を形成するための熱酸化に用い
た窒化シリコン膜及び酸化シリコン膜からなるマスクは
、フィールド絶縁膜２を形成した後に除去する０次に、
半導体基板１の表面のフィールド絶縁膜２から露出して
いる部分を酸化して酸化シリコン膜からなるゲート絶縁
膜４を形成する。

次に、第２図に示すように、例えばＣＶＤによって半導
体基板１上の全面に多結晶シリコン膜５ａを形成し、こ
の上にさらにＭｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属膜ま
たはそれらの高融点金属のシリサイド膜５ｂを積層し、
これら多結晶シリコン膜５ａと高融点金属膜又はシリサ
イド膜５ｂを図示していないレジスト膜からなるマスク
を用いたエツチングによってパターニングしてゲート電
極５を形成する。なお、ゲート電極５は、多結晶シリコ
ン膜５ａのみで形成してもよく、高融点金属膜又は高融
点金属シリサイド膜５ｂのみで形成してもよい１次に、
ゲート電極５をイオン打込みのマスクとして用いてｎ型
不純物例え・ばリン（Ｐ）を半導体基板１の表面に導入
・して、ソース、ドレインの一部を構成するためのｎ型
半導体領域６を形成する。

次に、第３図に示すように、サイドウォールスペーサ７
（第４図参照）を形成するために１例えばＣＶＤによっ
て半導体基板１上の全面にＢＰＳＧ　（ｂｏｒｏ−ｐｈ
ｏｓｐｈｏ−ｓｉｌｉｅａｔｅ　　ｇｌａｓｓ）膜７を
形成する。ＢＰＳＧ膜７中のボロン（Ｂ）及びリンＣＰ
）の濃度は、６モル％程度にする。また、膜厚は例えば
４０００λ程度にする。

次に、第４図に示すように、ＢＰＳＧ膜７を反応性イオ
ンエツチング（ＲＩＥ）によってゲート電極５の上面が
露出するまでエツチングしてサイドウオールスペーサ７
を形成する。このエツチング時に、サイドウオールスペ
ーサ７及びゲート電極５から露出しているゲート絶縁膜
４が除去されて半導体基板１の表面が露出する１次に、
ゲート電極５及びサイドウオールスペーサ７をイオン打
込みのマスクとして用いて、ｎ型不純物例えばヒ素（Ａ
ｓ）をイオン打込みによって半導体基板１の表面に導入
してソース、ドレインの一部を構成するぎ型半導体領域
８を形成する。なお、前記イオン打込みは、半導体基板
ｌの露出している表面に下地膜として例えば熱酸化によ
って薄い酸化シリコン膜を形成した後に行ってもよい。

この場合、その薄い酸化シリコン膜は、イオン打込みの
後に半導体基板１上を全面的にエツチングすることによ
って除去してぎ型半導体領域８の表面を露出させる。

次に、第５図に示すように、シリコン膜上にのみ高融点
金属膜が形成され、絶縁膜上には高融点金属膜が形成さ
れないいわゆる選択ＣＶＤによって、ゲート電極５の上
面及び半導体基板１の露出しているぎ型半導体領域８の
表面に例えばタングステン（Ｗ）膜９を形成する。ゲー
ト電極５は、フィールド絶縁膜２上を延在して配線とな
っている。この配線として使用しているフィールド絶縁
膜２上のゲート電極５の上面にもＷ膜９が形成されてい
る。

Ｗ膜９の膜厚は、５００〜，６００λ程度にする。

Ｗ膜９を形成するための選択ＣＶＤの条件は、例えばＷ
Ｆ、ガスを０　、０２Ｔｏｒｒ程度１反応炉中の全圧を
０．２Ｔｏｒｒ程度１反応温度を５５０℃程度にすれば
よい、これらの条件によれば、Ｗ膜９がゲート絶縁膜４
と半導体基板１の間に食込むように形成されることがな
い。

サイドウオールスペーサ７がＢＰＳＧ膜からなっている
ことにより、その表面にはＷ膜９が形成されない、これ
により、ゲート電極Ｓ上のＷ膜９と、イ型半導体領域８
上のＷ膜９とは、良好に分離されている。一方、フィー
ルド絶縁膜２は酸化シリコン膜からなっているため、Ｗ
ｌｌＩ９がぎ型半導体領域８上からフィールド絶縁膜２
上へはい上がるように形成される。このフィールド絶縁
膜２上に形成されるＷ膜９の幅は、１０００〜３０００
λ程度である。このフィールド絶縁膜２上に形成されて
いるＷＩＩ９は、この上に接続孔１１（第６図参照）が
ずれて形成された時のエツチングストッパとなる。

次に、第６図に示すように１例えば、ＣＶＤによって半
導体基板１上の全面に酸化シリコン膜を形成し、この上
にさらにリンシリケートガラス（ＰＳＧ）膜を積層して
絶縁膜１０を形成する。

次に、ソース、ドレインの一部であるぎ型半導体領域８
の上の部分の絶縁膜１０を選択的に除去して接続孔１１
を形成する。接続孔１１を形成するためのエツチングは
、オーバエツチングがなされるが、Ｗ膜９がエツチング
ストッパとなる。次に、例えばスパッタによってアルミ
ニウム膜を半導体基板１上の全面に形成した後、このア
ルミニウム膜をレジスト膜からなるマスクを用いたエツ
チングによってパターニングして導電ＦＪＬ２を形成す
る。

以上のように１本実施例によれば次の効果を得ることが
できる。

（１）サイドウオールスペーサ７をＢＰＳＧ膜によって
形成していることにより、ゲート電極５上のＷ膜９とｎ
゛型半導体領域８上のＷ膜９を良好に分離することがで
きる。

（２）サイドウオールスペーサ７はＢＰＳＧ膜で形成し
、フィールド絶縁膜２は酸化シリコン膜で形成している
ことにより、ｎ′″型半導体領域８の周囲のフィールド
絶縁膜２上にＷ膜９を形成することができる、これは、
接続孔１１がずれて形成されたときのエツチングストッ
パとなる。

なお、ゲート電極５上及びぎ型半導体領域８上のＷ膜９
は、アニールを施すことによってタングステンシリサイ
ド膜９としてもよい。

また１図示はしていないが、ＰチャネルＭＩＳＦＥＴの
ゲート電極の側部にもＢＰＳＧ膜からなるサイドウオー
ルスペーサ７が形成され、またそのＰチャネルＭＩＳＦ
ＥＴのゲート電極上及びソース、ドレイン領域上にはＷ
膜９又はタングステンシリサイド膜９が形成される。

ここで、前記サイドウオールスペーサ７及びＷ膜９又は
タングステンシリサイド膜９を適用したダイナミックＲ
ＡＭのメモリセルの断面を第７図に示す。

第７図において１選択ＭＩＳＦＥＴは、ゲート絶縁膜４
．多結晶シリコン膜５ａと高融点金属膜又は高融点金属
シリサイド膜５ｂからなるゲート電極５．ソース、ドレ
インを構成するｎ型半導体領域６、ぎ型半導体領域８か
らなっている。容量素子は１例えば半導体基板１表面の
酸化による酸化シリコン膜からなる誘電体膜１４、一方
の容量電極であるぎ型半導体領域１３１例えば多結晶シ
リコン膜からなる容量電極１５とで構成している。

１６は容量電極１５を構成している多結晶シリコン膜の
酸化による酸化シリコン膜からなる絶縁膜である。ＷＬ
はゲート電極５と一体に形成されたワード線であり、Ｄ
Ｌは絶縁膜１０上を延在しているアルミニウム膜からな
るデータ線である。

〔実施例■〕

第８図及び第９図は、本発明に従う他のＭＩＳＦＥＴの
製造工程中の断面図である。

第８図において、９は例えばスパッタによって半導体基
板１上の全面に形成したチタン（Ｔｔ）層である。Ｔｉ
９は、第１図〜第４図に示す製造工程を行った後、これ
はゲート電極５、サイドウオールスペーサ７、ぎ型半導
体領域８、フィールド絶縁膜２の上面に被着している。

チタン膜９は、アニールを施すことによって、ゲート電
極５及びイ型半導体領域８の上面ではチタンシリサイド
膜９ａとなる。それ以外の部分では、末反応のまますな
わちチタン膜９ｂのまま残在している。

この後、第９図に示すように、例えばウェットエツチン
グによって末反応のチタン膜９ｂを除去することによっ
て、ゲート電極５上及びｔ型半導体領域８上にチタンシ
リサイド膜９ａを形成することができる。

サイドウオールスペーサ上がボロンを含む絶縁膜つまり
ＢＰＳＧ膜からなっていることにより、それの上にはチ
タンシリサイド膜９ａが形成されにくい、フィールド絶
縁膜２が酸化シリコン膜からなっていることから、ぎ型
半導体領域８の周囲のフィールド絶縁膜２上にはチタン
シリサイド膜９ａが形成される。なお、高融点金属膜を
１選択的にではなく、基板上全面に形成したために、ボ
ロンを含む絶縁膜上にもそのシリサイド膜が完全にシリ
サイド化した膜９ａ側から延長される可能性がある。し
かし、大部分の高融点金属は絶縁膜７上ではシリサイド
化が抑えられ末反応のまま残る。したがって、末反応の
高融点金属をエツチングにより除去した後、全体に薄く
シリサイド膜をエツチングすることにより絶縁膜７上の
高融点金属膜９ｂを除去できる。

このように１本実施例によっても実施例Ｉと略同様の効
果を得ることができる。

以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願によって開示された発明のうち１代表的なものによ
って得られるものの効果を簡単に説明すれば、次のとお
りである。

すなわち、サイドウオールスペーサをＢＰＳＧ膜によっ
て形成したことにより、サイドウオールスペーサ上に高
融点金属膜又はそのシリサイド膜が形成されないので、
ゲート電極とソース、ドレイン領域を良好に分前するこ
とができる。すなわち、電気的信頼性の向上を図ること
ができる。

【図面の簡単な説明】

第１図乃至第６図は、ＭＩＳＦＥＴの製造工程における
断面図。 第７図は、ダイナミックＲＡＭのメモリセルの断面図、 第８図及び第９図は、ＭＩＳＦＥＴの製造工程における
断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・ゲート絶縁膜、５
・・・ゲート電極、５ａ・・・多結晶シリコン膜、５ｂ
・・・高融点シリサイド膜、６・・・ｎ型半導体領域、
７・・・サイドウオールスペーサ（ＢＰＳＧ）、８・・
・ぎ型半導体領域、９・・・高融点金属膜、１０・・・
絶縁膜、１１・・・接続孔、１２・・・導電層、１３・
・・げ型半導体領域。 １４・・・誘電体膜、１５・・・容量電極、１６・・・
絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の導電層の上面に高融点金属膜又はそ
   れのシリサイド膜を有し、前記導電層の側面に被着して
   、ボロンを含んだ側部絶縁膜を設けたことを特徴とする
   半導体集積回路装置。 ２、前記ボロンを含んだ側部絶縁膜は、ＢＰＳＧ膜から
   なるサイドウォールスペーサであることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ３、前記導電層は、ＭＩＳＦＥＴのゲート電極であるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ４、前記ＭＩＳＦＥＴの周囲は、半導体基板の表面の酸
   化による酸化シリコン膜からなるフィールド絶縁膜によ
   って囲まれていることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ５、前記ＭＩＳＦＥＴのソース、ドレインの表面には前
   記ゲート電極の上面に被着している高融点金属膜又はそ
   れのシリサイド膜と同一工程で形成された高融点金属膜
   又はシリサイド膜が設けられ、この高融点金属膜又はシ
   リサイド膜はその一部が周囲のフィールド絶縁膜上にま
   で形成されていることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。