JPS63246861A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63246861A JPS63246861A JP62079604A JP7960487A JPS63246861A JP S63246861 A JPS63246861 A JP S63246861A JP 62079604 A JP62079604 A JP 62079604A JP 7960487 A JP7960487 A JP 7960487A JP S63246861 A JPS63246861 A JP S63246861A
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- Japan
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- substrate
- epitaxial layer
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- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置に係り、特に基板上に形成された
エピタキシャル成長層を選択的エツチング除去し埋めこ
み不純物層までの距離の異なるエビ層を同一基板に形成
し、各々トランジスタ、キャパシタの高性能化を可能に
した半導体装置に関する。
エピタキシャル成長層を選択的エツチング除去し埋めこ
み不純物層までの距離の異なるエビ層を同一基板に形成
し、各々トランジスタ、キャパシタの高性能化を可能に
した半導体装置に関する。
（従来の技術）
バイポーラトランジスタ、ＭＯＳトランジスタ及びキャ
パシタを集積形成して構成される半導体装置において、
高集積化、高速化、を達成するため、埋めこみ層となる
不純物拡散層を形成した後、エピタキシャル成長して形
成した基板上にトランジスタ（Ｔ Ｖ”）、キャパシタ
等の電子素子を作りっけている、しかし、各電子素子に
より、最適なエピタキシャル層厚は異なり、例えばＮＰ
Ｎバイポーラトランジスタでは比較的薄いエピタキシャ
ル層厚が必要であり、トレンチ素子分離あるいはトレン
チを開いたキャパシタでは比較的厚いエピタキシャル層
厚を必要としている。
パシタを集積形成して構成される半導体装置において、
高集積化、高速化、を達成するため、埋めこみ層となる
不純物拡散層を形成した後、エピタキシャル成長して形
成した基板上にトランジスタ（Ｔ Ｖ”）、キャパシタ
等の電子素子を作りっけている、しかし、各電子素子に
より、最適なエピタキシャル層厚は異なり、例えばＮＰ
Ｎバイポーラトランジスタでは比較的薄いエピタキシャ
ル層厚が必要であり、トレンチ素子分離あるいはトレン
チを開いたキャパシタでは比較的厚いエピタキシャル層
厚を必要としている。
第２図に従来のバイポーラトランジスタ、Ｍ○Ｓトラン
ジスタトレンチ型キャパシタを集成形成した半導体装置
の断面図の一例を示す、（ａ）はエピタキシャル層２２
の比較的厚いもの（ｂ）は比較的薄いものである１図に
おいて（ａ）の場合Ｐ型拡散層２４によりキャパシタ３
４１と３４８間の分離は効果的に行なわれるが、バイポ
ーラトランジスタ部のｎ型埋め込み層が比較的深いとこ
ろにあるため、コレクタ拡散層２６が十分ｎ型拡散層に
届かず、コレクタ抵抗が高くなる。また、高周波特性、
等の性能も劣る。逆に（ｂ）の場合はエピタキシャル層
が薄いためＰ型拡散層２４によるキャパシタ間の分離は
効果的ではないが、バイポーラトランジスタのコレクタ
抵抗は下がり高周波特性等の性能も上がる。
ジスタトレンチ型キャパシタを集成形成した半導体装置
の断面図の一例を示す、（ａ）はエピタキシャル層２２
の比較的厚いもの（ｂ）は比較的薄いものである１図に
おいて（ａ）の場合Ｐ型拡散層２４によりキャパシタ３
４１と３４８間の分離は効果的に行なわれるが、バイポ
ーラトランジスタ部のｎ型埋め込み層が比較的深いとこ
ろにあるため、コレクタ拡散層２６が十分ｎ型拡散層に
届かず、コレクタ抵抗が高くなる。また、高周波特性、
等の性能も劣る。逆に（ｂ）の場合はエピタキシャル層
が薄いためＰ型拡散層２４によるキャパシタ間の分離は
効果的ではないが、バイポーラトランジスタのコレクタ
抵抗は下がり高周波特性等の性能も上がる。
（発明が解決しようとする問題点）
以上のように従来例の場合では、エピタキシャル層が厚
い場合はバイポーラトランジスタの性能が上がらず、エ
ピタキシャル層が薄い場合はキャパシタ間の分離が効果
的に行なわれないという問題があった。
い場合はバイポーラトランジスタの性能が上がらず、エ
ピタキシャル層が薄い場合はキャパシタ間の分離が効果
的に行なわれないという問題があった。
本発明は上記した点に鑑みてなされたものでトランジス
タ、キャパシタ分離等の性能劣化をもたらすことなく、
高集積化、高速化を可能な半導体装置を提供することを
目的とする。
タ、キャパシタ分離等の性能劣化をもたらすことなく、
高集積化、高速化を可能な半導体装置を提供することを
目的とする。
（問題点を解決するための手段）
本発明は、エピタキシャル層の一部を還択的にエツチン
グ除去して埋め込み層までのエピタキシャル層の厚さを
制御することで高集積化、高速化を可能にしている。
グ除去して埋め込み層までのエピタキシャル層の厚さを
制御することで高集積化、高速化を可能にしている。
（作 用）
本発明は埋め込み層までのエピタキシャル層厚を自由に
制御できるため、半導体装置を構成する各素子の最適エ
ピタキシャル層厚が異なる場合でも、各素子部ごとにエ
ピタキシャル層厚を変えることができるため、各素子の
性能を劣化させず、集積化、高速化が可能である。
制御できるため、半導体装置を構成する各素子の最適エ
ピタキシャル層厚が異なる場合でも、各素子部ごとにエ
ピタキシャル層厚を変えることができるため、各素子の
性能を劣化させず、集積化、高速化が可能である。
本発明の実施例を第１図（ａ）〜（ｄ）に示した工程断
面図により説明する。
面図により説明する。
Ｐ型Ｓ１基板１１に例えば所定の領域にパターニングし
たＳｉｎ、膜をマスクにＳｂ（アンチモン）を拡散しｎ
中層１２を形成する０次いで同様にパターニングしたＳ
ｉｎ、膜をマスクにＢ（ボロン）をインプラし、Ｐ型拡
散層１３を形成する（第１図（ａ））、次にマスク５ｉ
ｎ２膜を除去後、Ｐ型あるいはＮ型Ｓｉを例えば５−厚
成長し、ｎ中層１２．Ｐ型層１３を埋めこみ層とする。
たＳｉｎ、膜をマスクにＳｂ（アンチモン）を拡散しｎ
中層１２を形成する０次いで同様にパターニングしたＳ
ｉｎ、膜をマスクにＢ（ボロン）をインプラし、Ｐ型拡
散層１３を形成する（第１図（ａ））、次にマスク５ｉ
ｎ２膜を除去後、Ｐ型あるいはＮ型Ｓｉを例えば５−厚
成長し、ｎ中層１２．Ｐ型層１３を埋めこみ層とする。
（第１図（ｂ））、次に例えばパターニングしたＳｉｎ
、膜１５をマスクに例えばＫＯＨ溶液によりエピタキシ
ャル層を３ｐエツチング除去する（第１図（ｃ）） 、
ｓｔｏ□膜を除去したのち１例えば素子分離工程、ト
レンチキャパシタ工程、ゲートポリシリコン、エミッタ
ポリシリコンＡＩｌ配線形成の順に各電子素子を形成し
、最終的に第１図（ｄ）に示したように、キャパシタ、
バイポーラトランジスタＭＯＳトランジスタを同一基板
上に形成できる。
、膜１５をマスクに例えばＫＯＨ溶液によりエピタキシ
ャル層を３ｐエツチング除去する（第１図（ｃ）） 、
ｓｔｏ□膜を除去したのち１例えば素子分離工程、ト
レンチキャパシタ工程、ゲートポリシリコン、エミッタ
ポリシリコンＡＩｌ配線形成の順に各電子素子を形成し
、最終的に第１図（ｄ）に示したように、キャパシタ、
バイポーラトランジスタＭＯＳトランジスタを同一基板
上に形成できる。
ここでエピタキシャル層のエツチングにＫＯＨ溶液を用
いたが他のエツチング方法例えばＲＩＥ（リアクティブ
イオンエツチング）でもよい。このエツチングの場合第
１図（Ｃ）に示すようにエツチング断差部１６にテーパ
ーがつくことが望ましい。
いたが他のエツチング方法例えばＲＩＥ（リアクティブ
イオンエツチング）でもよい。このエツチングの場合第
１図（Ｃ）に示すようにエツチング断差部１６にテーパ
ーがつくことが望ましい。
本発明によれば、同一半導体基板上に形成される各電子
素子が最っとも高性能となるエピタキシャル膜厚で形成
でき、高集積化、高速化が可能となる。
素子が最っとも高性能となるエピタキシャル膜厚で形成
でき、高集積化、高速化が可能となる。
第１図は本発明の実施例を示す工程断面図、第２図は従
来例を示す断面図である。 １１．２１・Ｐ型Ｓｉ基板 １２，２３−ｎ＋埋
め込み層１３．２４・・・２゛埋め込み層 １４．２
２・・・エピタキシャル層１５・・・ｓｉｏ、膜
１６・・・断差部２５・・・素子分離ＳｉＯ，
膜 ２６・・・コレクタｎ十拡散層２７・・・ベー
スＰ十拡散Ｍ２８・・・エミッタｎ十拡散層２９・・・
エミッタポリシリコン ３０・・・ゲートポリシリコン ３１・・・ＡＱ配腺３
２・・・キャパシタプレートポリシリコン３３・・・ｎ
十拡散層 ３４□、３４□・・・キャパシタ
部３５・・・ｎ型拡散層 代理人 弁理士 則 近 憲 佑 一！
来例を示す断面図である。 １１．２１・Ｐ型Ｓｉ基板 １２，２３−ｎ＋埋
め込み層１３．２４・・・２゛埋め込み層 １４．２
２・・・エピタキシャル層１５・・・ｓｉｏ、膜
１６・・・断差部２５・・・素子分離ＳｉＯ，
膜 ２６・・・コレクタｎ十拡散層２７・・・ベー
スＰ十拡散Ｍ２８・・・エミッタｎ十拡散層２９・・・
エミッタポリシリコン ３０・・・ゲートポリシリコン ３１・・・ＡＱ配腺３
２・・・キャパシタプレートポリシリコン３３・・・ｎ
十拡散層 ３４□、３４□・・・キャパシタ
部３５・・・ｎ型拡散層 代理人 弁理士 則 近 憲 佑 一！
Claims (3)
- （１）半導体基板にバイポーラトランジスタ、ＭＯＳト
ランジスタ及び、キャパシタを集積形成して構成される
半導体記憶装置において、基板と逆導電型の不純物拡散
層及び基板と同導電型の不純物拡散層を形成し、基板上
の全面に半導体をエピタキシャル成長し、少なくともバ
イポーラトランジスタ形成される領域のエピタキシャル
成長層の一部をエッチング除去し、この基板に一括して
半導体素子を作りつけることを特徴とする半導体装置。 - （２）エピタキシャル層をエッチングした領域にバイポ
ーラトランジスタ及びＮチャネルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタを有することを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （３）エピタキシャル層をエッチングしなかった領域に
トレンチを用いた１つのキャパシタと１つのＭＯＳトラ
ンジスタからなるメモリセルを集積形成して構成される
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079604A JPS63246861A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079604A JPS63246861A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246861A true JPS63246861A (ja) | 1988-10-13 |
Family
ID=13694618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079604A Pending JPS63246861A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325973A (ja) * | 1989-06-23 | 1991-02-04 | Matsushita Electron Corp | 半導体装置 |
| JPH04164368A (ja) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| US6563159B1 (en) | 1997-12-02 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate of semiconductor integrated circuit |
-
1987
- 1987-04-02 JP JP62079604A patent/JPS63246861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325973A (ja) * | 1989-06-23 | 1991-02-04 | Matsushita Electron Corp | 半導体装置 |
| JPH04164368A (ja) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| US6563159B1 (en) | 1997-12-02 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate of semiconductor integrated circuit |
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