TW384541B - Substrate of semiconductor integrated circuit - Google Patents

Substrate of semiconductor integrated circuit Download PDF

Info

Publication number
TW384541B
TW384541B TW087107644A TW87107644A TW384541B TW 384541 B TW384541 B TW 384541B TW 087107644 A TW087107644 A TW 087107644A TW 87107644 A TW87107644 A TW 87107644A TW 384541 B TW384541 B TW 384541B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
semiconductor
semiconducting
circuit
Prior art date
Application number
TW087107644A
Other languages
English (en)
Inventor
Tatsuya Kunikiyo
Kenichiro Sonoda
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW384541B publication Critical patent/TW384541B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

經濟部中央樣準局員工消费合作社印装 Λ7 B7 五、發明説明（1 ) 游明所鱷夕抟銜锸域 本發明係醐於半導«積體電路之基板，特別關於形成 具備如使用多數的電晶慷所構成的電路部或形成多數 ORAM(dynamic random access memory 動態障檐存取記憶 镰〉存儀電容器的電路部等，因功能相異而所重視之耐性種 類相異之多數電路部之半導髏積僵電路之基板· 第45麵係表示晶画與半導髏積懺電路基板關係的平 面國·在晶圖1中的多數領域2分別形成有獨立的半導慊 稹懺電路。作爲此半導谶稂费電路的例可舉半導«記憧 蜃•將此半導懺記值髑爲例，說明有關半導儼積儸電路基 板的習用技術· 梅成半専懷記憶懷的記憧軍元誤動作的原因而言，從 前就已知主要有軟銪誤，閉鏔（latch-up>,靜電放電 (Electro-Static Discharge,以下簡稱 ESD)* 在此，依序餹 軍說明現象，.並說明有關作爲其對策寅施之習用技術· 所謂軟錯誤，乃指因α線通過稹值電路內所引起隨檐 在稹«電路內發生之可修復的一遇性誤動作•從容納積僵 電路的組件（package)或用爲積髖電路製作之餌配線或矽化 物（Silicidc)電棰等含有微量的鈾（U)或钍（Tn)放出α線· α 粒子係氦的原子核（He + + )而帶有二價正電•如果α線通過 積髏電路內，則產生1〇17〜102<Vcm3濃度的電子-正孔對。 由於所產生之電子或正孔中成爲少數載子的電子或正孔， 流進η型擴散層或P型擴散層使鍇存於擴散層之電荷置變 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） 39780 ---------------IT---i yro (請先閲讀背面之注$項再填寫本頁) , 經濟部中央橾準局貝工消費合作社印製 ............. _.. ' ; - . :::: ------- Λ7 B7_ 五、發明説明（2 ) 化，因此引起一過性的誤動作，此即軟錯誤· 是否實際引起軟錯誤，除電子-正孔對的產生以外，多 半依賴所產生的電子-正孔對中少數載子如何被收集於前 述擴散曆·對於引起軟錯誤的遒程而言，可思考下列三種 檐構•在此將形成於個別積费電路的半導髏小片稱倣基 板· (1) 空乏層（depletion layer)內的少數載雔的漂移（drift), (2) 在基板內的中性領域的少數載子擴 (3>因多數載子的流動發生之電場，&快少數載子朝鑛散 層收集的漏斗（funneling〉效果· (1)係由入射於空乏屏中的α粒子產生的少數載子， 因施加於空乏層的漂移電場（drift field)，被收集於前述擴 散層的檐構•載子收集所需要的時間爲大約1011秒的位 陏。一方面，«摻雑（dope)爲髙濃度的矽基板中的載子再 結合過程有歒格程序（Auger process)·少數載子的壽命，依 賴擴散層的不純物濃度·電子的番命爲3X10 5秒（正孔濃 度1016/cm3>〜1 X 10 9秒（正孔濃度102fl/cm3)，正孔的壽命 爲1X10-5秒（電子濃度1016/cm3)〜4101β秒（電子濃度 102<)/Cm3> *因漂移電場的載子收集所褥要之時間，大約爲 l〇_n秒的位陏故可知幾乎不受再結合的影響· (2>係在中性領域的少數載子因擴散而被收集於前述 擴散層的檐構•電子的擴散係數Dn爲10〜30cm2/sec · — 方面，電子的薄命γη是3X1 (Γ5〜1X10·9秒”電子的平均 擴散長度Id,係以電子的擴散係數Dii及電子壽命Τη的稂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 2 39780 (請先閱讀背面之注意事項再填寫本頁)
經濟部中央梂準局MC工消费合作社印装 A7 B7 ____五、發明説明（3 ) 的開方根表示。 以這種方式求出的平均擴散長度Id,從I#m(正孔濃 度102e/cm3時〉至300#m(正孔濃度1016/cm3)的範圈•從 鈾或钍所放出之α粒子能量，多半爲在4〜5Mev的範圍· 擁有注入能童的α粒子的飛程約爲23#m·因此，如 基板係P型而其P型基板的硼浪度爲l〇16/cm\則由fl粒 子所產生的電子因擴散即被收集於前述擴散層*而且，如 果P型基板的碾濃度爲l〇2()/cm3，則因《粒子較擴散層1卢 m以上深度所產生之電子幾乎全部進行再結合，而不致因 擴散而被收集· 茲說明有鬮因多數載子的流動而產生之電場，因加快 少ft載子朝擴散層收集之漏斗效果而被收集於擴散層的檐 構，亦即（3)的結構如下：如由α粒子所產生之電子-正孔對， 因施加於空乏餍中的電場而分離時，則因輕分離之電子和 正孔即發生雙捶（dipole)電場•由於偶捶電場將減弱正施 加於空乏層之電場，因此空乏層的一部份進入基板內部深 處引起降低電屋•由於進入基板內部深處的電埸，在基板 內部由α粒子而產生的少數載子即被收集於基板表面的擴 散層· 爲防止因α顆粒的軟鍩誤，從前已經提案各種電并 (well)構造•以往實施形成對於少數載子成爲障壁（barrier〉 之高濃度不純物層，以防止在基板內部所產生之少數載子 達到縝形成於半導髖積值電路基板表面附近之積镰電路· 這些高濃度不純物層，係以高能置注入離子以後，藉由熱 (請先閲讀背面之注意事項再填寫本頁) ,装. 訂 0 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 39780 A7 B7___ 五、發明説明（4 ) 處理實現，但由於這種方法的不純物層厚度不足夠，因此 到了近年，開始將P on P-晶圆，p on P+晶圓以及p on p + + 晶圖等的磊晶晶圖（epitaxial wafer)作爲基板的材料使用· 形成於這些磊晶晶圖之基板（以下分別簡稱P on 基板，p on p+基板以及p on p++基板 雖在從錠料切出的半導體基 板軍結晶上具備磊晶成長之半導馥表面層，但半導體基板 的不純物濃度分別爲！》_'1>+、？ + +*茲參聞第39»1說明有 關使用道些晶圖形成之半専馥積缠電路的基板構造· 經濟部中央樣準局貝工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第39®係表示習用I» onp基板，ρ onp+基板或p onp + + 基板剖面構造的模式圖。雇於P型半導酱表面層之磊晶層 101形成於屬於》型半導儸基谶層之基板單結晶102上· 在本說明書中，半導蜃表面層，係指位於半導僵基板的表 面而形成積篚電路，並由擁有單一面方位單結晶所成的層， 再者，半導優基值層，係指成爲半導體表面層的直接的成 長母僵而扮演決定半導髖表面曆面方位角色的単結晶形成 的層•該半導髋表面層，係如磊晶層或晶画的基扳単結晶 具有略均勻的不純物濃度之層，而與因擴散而於形成結晶 後經添加不耗物的層（電并等）有所不同 P on p基板，p on p+基板及p on p + +基板的差別》在於 P型基板車結晶102的不純物濃度之不同·下述的不純物 濃度區分僅係檬宜性而非一般者，乃係從與本案發明的效 果之鼸係予以定義者•各基板單結晶的不純物濃度，在P-層爲1015/cm3以上未滿1018/cm3在p + jf爲10ie/cm5以上未 滿 102Vcm3,在 p + +層爲 102°/cm3以上· 本紙張尺度適用中國國家橾準（CNS ) A4说格（210'〆297公釐） 4 39780 經濟部t央橾率局貝工消费合作社印製
Λ7 B7五、發明説明（5 ) 如使用該等基板構造，由於對於電子成爲障壁的層將 位於半導髖表面層的下部，亦即磊晶層的下部之故可能預 料將增大軟錯誤耐性，但實際上卻不致如此•此乃因爲被 收集於擴散屏之電荷量變成與由漏斗效果所收集之電荷量 大致相同之故•此即表示，因α粒子而產生之少數載子，以 較因高濃度不純物簷中的歐格再結合而被消滅的時間爲短 的時間，依漏斗效果被收集於擴散層之意•從而，即使使 用p on ρ+基板或p on ρ++基板，仍然不能期待依所發生之 少獗載子的歐格再結合之消滅效果，因此不能使朝擴散層 的電荷收集量減少· 如果半導轚表面屏的膜厚相同，少數載子容易逃逸到 背面的ροηρ基板方面，較ροηρ+基板者被收集於基板表 面擴散》的電荷量爲小。以乃表示，半専酱表面層下的Ρ + 層如從少數載子看來無論朝基板表面方向或朝背面方向均 成爲障壁•如從電子看來由於Ρ方面的電位障（Potential barrier)低於ρ +，因此容易逃逸到背面β因此，p on 晶圓 方面的軟錯誤耐性大於P on p +晶蹰•由上的思考，可以了 解對於軟錯誤，若忽視缺陷密度差，則P on 基板較爲有 效· 茲就有關屬於半導酱記億單元的誤動作的第二種原因 之閉鋇說明如下•閉镇係指將CMOS(互補型金屬氧化物半 導慊）裝置形成於基板表面時寄生而成之阐流晶馥管 (thyristor)的動作所引起的CMOS裝置的誤動作之意· 參閲第40麵說明閉鎖的檐搆•第40 Η係表示CMOS (請先閲讀背面之注意事項再填寫本頁) ο装·
、1T io 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 5 39780 經濟部中央標準局貝工消費合作社印製 Λ7 B7 __ 五、發明説明（6 ) 電晶悝的剖面構成的一例之模式圖•第40豳的CMOS電 晶«，在P型基板103裝設η電井104實施鄺接之導電型 不同的電晶«分離》於如此CMOS電晶《而言，習知有具 有横型npn寄生雙棰電晶體Q1和縱型pup寄生雯捶電晶 雔Q2·第41圖表示在此構造產生之寄生電路的等效電路· 、Rp2表示在P型基板103產生之電阻，RN1、RN1表示 在it電井104產生之電阻•由兩種寄生雙極電晶黌Q,、Q2 和道些電阻Rpl、Rp2、Rn1、Rn2所構成之寄生電路即成爲 閉鎖的原因。對於引起閉鎖的原因而言，可思考爲在輸入 端子105及輪出端子106的電壓νΪΝ、VeiIt的過銜（overshoot) 及下街，（undershoot)內部衝穿（internal punch through)及雪 崩倍增（avalanche multiplication)，寄生M0S電晶慊的漏 流（leak current)等•在此說明有關在输入端子105及輪出 端子106的電壓VIN、Vm，的過衝和下街。 參鬩第42圖，說明有醐输出埔子106的電屋過街時 的CMOS電晶值的動作•通常，在η電井104從電源端子 108施加電源電屋VDD,在ρ型基板103從接地端子107施 加接地電壓Vss•在此狀態下，如果»出端子106的電屋Vent 因某種原因被提升爲電源電壓VDD以上（遇街 則由連接 於鵪出端子106之p+領域與電并104而成之pn接合朝順 向镉屋，因此從此P+領域朝電并104注入大童的正孔 (positive hole)*·由於以η電并104與P型基板103所形成 之結合經予逆偏屋，因此該正孔集中於該Ρϋ結合而流 動至Ρ型基板103中成爲多數載子電流•由於該多數載子 (請先閲讀背面之注意事項再填寫本頁) 訂
C 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 6 39780 經濟部中央樣準局貝工消费合作社印$» Λ7 B7 五、發明説明（7 ) 電流流進裝設於P型基板103的表面或背面之接地端子107 因此在P型基板103的內部引起歃姆（ohmic)電壓下降•結 果接地端子107所連接之n+領域與p型基板103及η電井 104而成之橫型寄生雙捶電晶酱的射捶-基極間被朝順向偏 屋，横型電晶髋即可通電•流動橫型電晶髖的電子電流在 n電井104內部成爲多數載予引起歐姆電壓下降，更加在 縱型雙捶電晶镰基極-射棰間朝順向偏壓。如果該正反鑌 (positive feedback)變成十分強即引起閉鎖從輪出端子106 朝接地端子107流動大量電流· 一方面，輪出端子106的電壓下衝時，等效電路變成 如第43圖。在此除注入兩種寄生雙極電晶黌Q,、Q2基捶 的載子係電子以外，基本上的機構係與上述過衝之情形相 同* 簡言之，藉由在CMOS設備的兩捶寄生雙捶電晶费 Q,、Q2的集電棰（collector)電流互相流動對方的電晶懺射 極-基極間電阻Rm、Rv,，將射極-基極間朝順向偏壓並引 起閉鎮。 如上思考可知，如欲防止閉_之發生則降低p型基板 . '* " 1 '^1· _ -» iMnwriMatf 中的歎姆電壓下降，或降低11電并104中的歐姆電壓 ................... ·....---------4 ,,.一_.‘1------------ ... -----------------------______ 下降方有效•在此可知，須將p型基板103的較深部份做 Ι'Μ«.·Ι' —' " -* 成Ρ+層或Ρ++層，亦即，p on Ρ+基板或p on ρ++基板必須爲， ""''"丨_,·...... '、一《._,一·▲. 對於g鏔有效的構造者· 茲參閲第44圖說明有關作爲半導體記慷單元誤動作 的原因列爲第三種的S运D(Electro static Discharge,靜電 (請先閲讀背面之注$項再填寫本頁) 訂 本紙張尺度逋用中鬮國家梂準（CNS ) A4規格（210X297公釐） 7 39780 Λ 7 Β7 五、發明説明（8 ) 放電〉如下：爲防止在輪入端子的電屋下衝之目的，有時在 不純物濃度高的P型基板110上形成P·半導懺表面層111, 並在其半導想表面層111上形成元件112 ·經連接於第44 騸半導馥基板110之外部電路113,係人费接鳙晶片的输 出入端子114時之人健的等效電路•如依模擬，使用採用 慕晶晶睡的磊晶基板110時，較採用以捷可拉斯基法 (czochtalski method)製造之晶圖的基板（以下簡稱CZ基板） 其ESD耐性將降低· ESD耐性的降低乃由於磊晶基板110 的基扳電阻較CZ基板爲低，故寄生雙捶電晶蕾（nPn 橫型）不容易動作，而電橱的電壓可保持於更高的數値所引 起者《•因保持電捶的電壓較高，元件內部的電場即升高，格 子溫度亦升高•當格子溫度高於半導體基板110的熔»,則 熔解破壤元件•從此可知，從ESD耐性的観黏，p on p_基 板方面較p on p +基板爲優良· 以上，已說明有皤積«電誤動作的三種原因，亦即，軟 鍺誤，閉鐄，ESD·在表1綜合防止個別現象有效的基板構 造。 ----------ο 裝-- (請先閲讀背面之注$項再填寫本頁) 訂 經濟部中央樣準局負工消费合作社印製 [表1] · ......' T on p-晶圖 P on p+晶固 軟錯誤耐性 〇 X 閉鎮酣性 X 〇 ESD耐性 〇 X 雖然以一個基板構造能對於所有的現象有效爲最好， 但由表1即可知，無論任何一種基板構造均不能完全同時 防止軟错誤，閉鎖，ESD的現象》 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0'〆297公釐） 8 39780 經濟部中央標準局貝工消费合作社印製 A7 B7___ 五、發明説明（9 ) 近年來，擁有爲形成p on〆基板或p on 基板等的 磊晶層之磊晶晶画較CZ基板者軎用於積體電路童產的理 由，係除磊晶晶圈擁有抑制上述三種誤動作的功能以外尙 有兩種理由•第1種爲，由於磊晶晶圖方面較CZ晶片，與 热氧化膜的耐屋具有強相關之晶悝發端粒子（crystal originated particles,以下簡稱COP)或流動晒形缺陷（Flow Piitteni Defect,以下簡稱FPD)等的微小缺陷密度小，因此 熱氧化膜的耐壓較高乃係其理由《•如將熱氧化膜的耐壓作 爲良品率髑查，可知COP或FDD的密度越小良品率越高· 第2種爲，使用口徑300mm的晶圓在量產的積體電路爲提 高合算性而言雖然不可缺少，惟因爲具有300mm的口徑， 藉CZ晶圓作成COP或FDD缺陷密度小的晶圓卻有困難，且 較磊晶晶画增加成本•亦即，可結論爲在300mm以上大口 徑的晶鼸，從品質和成本方面而言，磊晶晶圃較爲優越· 霣明欲《钕夕兼留 如上所說明，在使用習用半導骽積®電路的基板所製 造之半専體記憶裝置或記憶饅與邏辑混載的積髖電路，有 如記憶單元部，邏辑部及輸出入部等，由於在一個基板上 形成男於不同的現象之耐性所重覼之電路部，因此即使作 爲半専酱積懊電路基板的構造採用P on p構造，p on P+構 造或p on p++構造等任何構造，仍然男於軟错誤，閉鎮及 liSD等的所有不同現象，不容易同時獲得所希望耐性的問 題· 本發明係爲消除以上的問題所做，其目的在於提供一 (請先閲讀背面之注意事項再填将本頁) * nJ 裝· 訂 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 9 39780 經濟部中央標準局貝工消费合作社印装 Λ7 B7___ 五、發明説明（l〇 ) 棰能容易製造對於軟錯誤，閉鏔，ESD全部耐性十分髙的 半導慷記憶裝置或記憶體和邏辑經混載之裝置之半導髋積 慊電路的基板，再者其目的爲在具有電并的半導«稹费電 路的基板仍能提升軟錯誤耐性· 镓«钕親顆少奘置 有期第1發明之半導«積髏電路的基板，具由擁有單 一的面方位之同時涵蓋全部均勻地擁有第1不純物濃度的 基本卑結晶而成之第1半導健層；和形成於前述第1半導 酱基懺層上，擁有與前述第1半導髏稹值層的面方位相同 的面方位，擁有第2的不純物灌度，並且由擁有與前述第 1半導儼基體層同一導電型的單結晶而成之第2半導«基 懺層；和直接形成於前述第1的半導蜃基僵層上，擁有與前 述第1的半導费基髏層的面方位相同面方位，涵蓋全部均 勻地擁有第3的不純物儂度，並且擁有與前述第1的半導 體基體層同一導電型的車結晶，爲形成由多數半導體元件 而成之第1電路部的第1半導骽表面層；和直接形成於前 述第2的半導镰基«層上，擁有與前述第2的半導值基體 層的面方位相同的面方位，函蓋全部均勻地擁有第4的不 純物濃度，並且擁有舆前述第2半導镫基體層同一導電型 的單耪晶，爲形成由多數半導髏元件而成並與前述第】電 路部功能相異的第2電路部之第2半導體表面層；其特微 爲前述第1的不純物濃度與前述第2的不純物濃度相異 者。 有明第2發明之半導费稹«電路的基板，係在第1發 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 10 39780 ··- ---------°裝------訂-----fu (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印装 A7 B7五、發明説明（11 ) 明的半導髋積髖電路的基板中，其特徽爲前述第1的半専 體表面層係臑於磊晶晶圖的磊晶層，而且前述第1的半導 镰基慑層係羼於前述磊晶晶圖的基板單結晶體者* 有鼷第3發明之半導镰積谶電路的基板，在第2發明 的半専酱稂値電路的基板中，其特徴爲前述第2的半導费 基健磨及前述第2的半導懺表面層，係形成在裝設於前述 磊晶晶圔的渠稱（Uench)，而前述第2的半導轚基值係属於 磊晶層者· 有釀第4發明的半導值稹值電路基板，具備：擁有單一 的面方位之同時涵蓋全部擁有大致均勻的第1不純物濃度 的單結晶，擁有爲形成由多數的半導«元件而成之第1電 路部的第1半導蜃表面層；如前述第1的半導儼表面屏相 同的面方位，擁有與前述第1半導懷表面層同一的導電型， 並且涵蓋全體擁有大致均勻的第2不純物濃度的軍結晶， 爲形成由多數的半導體元件所成的前述第1電路部功能不 同的第2電路部的第2半導體表面餍；和擁有與前述第1 及第2半導體表面層相同面方位，擁有與前述第1及第2 半導谶表面層同一的導電型，並且S蓋全儸擁有大致均勻 的第3不純物濃度而成爲前述第1及第2半導髏表面層的 形成基髖之基板單結晶，具有高度互相不同的第1段差主 面及第2段差主面之半導髋基髖層；其特徵爲前述第1的 半導髋表面層直接形成於前述第1的段差主面上，前述第 2的半導體表面層直接成於前述第.2的段差主面上，前述 第3的不鈍物澳無論與前述第1及第2的不純物濃度均相 - -·- . I —1 - I-JI - I C (請先閲讀背面之注f項再填寫本頁) *?τ -0 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ297公釐） 11 39780 經濟部中央梂準局貝工消费合作社印褽 Λ7 B7 五、發明説明（l2 ) 異者· 有Μ第5發明之半導髏積體電路的基板，在第4的發 明的半導«積酱電路的基板中，其特徵爲前述第1的半導 酱表面層係磊晶晶圓的磊晶層，而且前述第1的半導«基 酱屏係前述磊晶晶圖的基板軍結晶者》 有關第6發明之半導轚積體電路的基板，在第5的發 明的半導體稹懺電路積酱電路的基板中，其特徵爲前述第 2的段差主面，係從前述磊晶晶圓的前述磊晶層控掘形成 之渠溝底面者。 有鼸第7發明之半導體積體電路的基板，在第5的發 明的半導僵積體電路的基板中，其特徵爲前述第2的段差 主面係在從前述磊晶晶圓表面捜掘形成之溝底面新形成之 磊晶層上面者。 有關第8發明之半導體積體電路的基板，在自第1至 第7發明的任何半導髅積髖電路的基板，再具備爲特定將 形成前述第1的電路部及前述第2電路部處所之對準檬記 (alignment mark)以構成。 有關第9發明之半導髖積體電路的基板，具備：由擁有 單一的面方位之同時由涵蓋全舊大致均勻擁有第1不純物 濃度之單結晶而成之半導«基馥層；和直接形成於前述半 導«基酱層上而擁有與該半導«基髋層同一的導電型及同 一的面方位同時由擁有電井之軍結晶而成之半導髏表面層； 其特徵爲前述半導髋表面層，包含前述電井與前述半導體 基«層所夾持之規定的部份領域，而前述規定的部份領域， (請先閲讀背面之注意Ϋ項再填苑本頁)
本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 12 39780 經濟部中央標準局貝工消费合作社印製 Λ7 _B7__;五、發明説明（13) 具有低於前述第1的不純物濃度且在前述半導髖表面層中 爲最低之第2不純物濃度，並擁有大致2mm以上厚度者· 有關第10發明之半導«積酱電路的製造方法，具備: 準備在直接形成於基板軍結晶及該基板軍結晶上的第1磊 晶層和具有形成於該第1磊晶層上之絕緣膜之磊晶晶圖的 過程；和在前述磊晶晶圖，形成開口部大小互相不同的第1 及第2渠溝的過程；和在前述第1及第2渠溝形成第2的磊 晶層爲不埋沒前述第1及第2渠溝之厚度的過程；和在前 述磊晶晶圓的全面形成第3的磊晶層爲埋沒前述第1的渠 溝而不埋沒前述第2渠溝之厚度的過程；和淸除前述第3 磊晶屏中位於前述第1及第2渠溝之外者之同時加以平坦 化以使前述第3的磊晶靥表面大致與前述第1磊晶層的表 面平齊的過程；和將前述第2的渠溝爲基準以形成半導® 積值電路的遇程；以構成· 鼉明夕會施形餚 實施形態1 依本發明寅施形態1之半導费積髋電路的基板，在一 片半導《稹饅電路的基板中，含有多數像P on Ρ·構造與ρ on p+構造的組合等不同的構造•再者，該等構造的配置係 能容易實現元件或稹懷電路應實現之耐性的構造的位置可 對應積费電路的各電路部在基板上之位置的方式之配置· 因此較以往，在一個稹僵電路，容易達成獲得高水準 的軟錯誤耐性，閉鏆耐性以及ESD酎性》 第1圖表示依寅施形態1形成於半導®積體電路基板 (請先閲讀背面之注$項再填寫本頁) I ο裝· ,ιτ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 13 39780 經濟部中央標準局負工消费合作社印装 Λ7 Β7 五、發明説明（14) 之半導镰記憧裝置平面構成之槪念國·笫1晒的半導懺記 憶裝置，其特徴爲對於記憶単元部及输出入部逋用P on P· I造，男於邏辑部逋用P on p+構造· 第1«的半専镰記憶裝置，形成在從平面看來呈縱 15mm，横20mm的長方形的基板3上-一個基板3，爵應 第45画所示之晶圖1中的一個領域2。在基板3的中央，配 置有記憶單元部5·遲轘部6輕配置於記慷單元部5的周 圍·並且在邐辑部6的外周配置有輪出入部8，在輪出入 部8的領域中裝設有輪出入端子7。對準標記9，配置於記 憶單元部5的領域四隅，及輪出入部8的領域內基板3的 四隅》此外，在第1圖，雖然對於邏辑部6沒有配置對準 標記，但不用說當然可在邏辑部6配置對準標記- 第2晒表示沿第1团中的A-A’線切蹐基板3時之基板 3剖面構造的棋式豳•第2围的上下方向即表示基板3厚 度（高度），在這裡被設定爲700#m» 相當於半導篚表面層的磊晶層Π(ρ層）形成在相當於 半専《基饉曆之基板軍結晶1〇(Ρ·)上"相當於半導髖表面 層的磊晶層13(ρ層〉形成在相當於半導體基體曆之磊晶層 12(ρ+>上- 在第1圖的積健電路的各部引起誤動作的現象中最大 的要因，分別在記憶單元部5爲軟銪誤，在邏辑部6爲閉 鑛，在輪出入部8爲ESD · 如果參閲表1，由於在記億單元部5和輪出入部使用 p on ρ-構造，在邏楫部6使用p on ρ+構造，因此該積值電 (請先聞讀背面之注意事項再填寫本頁) 裝· 訂—--—r--- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 14 39780 經濟部中夾標準局貝工消费合作社印製 Λ7 B7 _ 五、發明説明（15 ) 路，對於軟錯誤，封閉及ESD可發揮高度耐性。此外，_ 於邏辑部6，由於閉鎖在基板中的電阻電屋下降者較爲理 想，因此將不純物禳度高的磊晶層12(半導體基體層）形成 於不純物濃度低的基板單結晶1〇(半導«基馥層）上以降低 基板m阻·•此外，構成記憶單元部5等電路部之電晶髏等 的元件数，值管說多數並非所謂2或3的少數，而爲數千， 數萬或更大規模的數字，而由於半導體表面層（磊晶層11、 13)的不純物濃度在層內全值大致均勻，因此容易加入醸於 各電路部的各耩成元件所期待的性能· 該基板3的半導髏表面餍，因在其表面擁有相同材質 及相同單一面方位單結晶的共通黏，故在外形上沒有成爲 分辨各半導《表面層的標記•在製造過程，多»的基板3 雖從第45圖所示之晶画切出，但此時也需要榇示基板3配 置位置的標記•在依實施形態1之半導雔積儘電路的基板 3，磊晶層11、13，必需對應配置於應形成各電路部（記慷 車元部5等）的位置，因此於製造時的屏蔽的位置配定成爲 重要》依寅施形態1之半導儸積镫電路的基板，在其切断 面雖具有不同的不純物濃度，但在表面只能出現由相同材 質所成的半導體表面層，又由於沒有段差，因此屏蔽的位 置配定發生困難· 爲解決其位置配定的困難，爲能正確地認知磊晶層 11、13的配置，以正確實施屏蔽配定，在從上面看基板3 的平面上形成對準標記9 · 茲參聞第3圖〜第10圖說明具有第2圖所示構造之 I — - 11. - 1— V - I 11 -11 - - I —^1 C . 1 (請先閱讀背面之注f項再填寫本頁) ily 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 15 39780 經濟部中失標準局負工消费合作社印策 Λ7 ___B7五、發明説明（w ) 半導雔稂«電路的基板的製造過程的一例如下：在第3圓 〜第10画，（a)表示放大第2圖領域arl的圖，在（b)表示相 當於第2回剖面的模式圖》首先，準脩於p-基板單結晶10 上使P型的磊晶層11成長10//m程度的磊晶晶匾•於磊 晶層11上使絕緣膜23形成0·05μιη程度的厚度以以後，以 輕釀案化之屏蔽被覆該絕緣膜23，以蝕刻消除絕緣膜23 和半導酱表面磨22和基板單結晶10的一部份以形成如第 3圖所示的渠溝24a、24b·渠溝24a的寬度爲3mm程度，而 渠溝24a(邏辑部6)所包圍之記億單元部5的形成領域寬度 爲12mm程度•渠溝24b的卒面形狀，具有方程度 的大小•將形成輸出入部8之領域的寬度爲lmm程度· 如第4圖所示，含有高濃度硼的靥於〆層的磊晶層27 依CVD化學沉積法成長爲110;/m程度。由於渠薄24a的 寬度寬敞，渠溝24b的寬度狹窄，因此形成於渠溝24a底 部的磊晶層27a(半導體基體層）的厚度形成爲約105 相 對地形成於渠溝24b的磊晶層27b的厚度形成爲80 #£m程 度❶亦即，渠溝24b的磊晶層27b的厚度較磊晶層27a的 厚度爲薄。此乃因爲，渠溝24a方面較渠溝24b者氣懺容 易進入內部，所以渠溝24a方面的磊晶外延成長成長速度 加快· 其次，依各向同性蝕刻消除形成於絕緣膜23上或渠 稱24a、24b的側壁的磊晶曆27(參闉第5豳> » 其次，使用CVD裝轚形成屬於p餍的磊晶層28·如 第6 B所示，由於渠溝24a曾存在的地方大致埋沒而成爲 • -'-----------Q 裝------訂---*---ίο^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐） 16 39780 經濟部中央標準局員工消费合作社印裂 Λ7 B7 五、發明説明（17) 磊晶層12,因此位於磊晶層12上的磊晶餍28的表面略成 水平·惟渠溝24b尙未埋沒而留下狹窄又深的孔，因此磊 晶磨28在渠溝24b呈現反映該孔形狀的外観* 在半導馥積懺電路的基板3全面形成被覆經形成渠溝 24a的領域上而擁有l#m程度厚度的光阻•如第7圖所示, 雎然留下經麵案化之光阻29，惟在該鼷案化時渠溝24b即 成爲基準·磊晶層28之表面幾乎不具有段差而僅存在對 準鏢記9,因此可達成高精度的對準· 將光阻29做爲屏蔹實施各向異性蝕刻，蝕刻消除半 導髏表面層28的一部份（參囲第8晒）·蝕刻後在絕緣膜23 上即残留0.01 //m程度的磊晶屏28 消除光阻 29，並依化學機械硏磨法（Chemical Mechanical polishing),如第9圖所示，切削位於絕緣膜23 上的磊晶層28以平坦化•被削後的磊晶層28的厚度爲5 μ m程度· 藉由絕緣膜23之消除，可形成與具有如第2麵所示 剖面構造之半導雔積镰電路的基板3相同構造的基板。 再者爲在半導《稹馥電路的基板3上形成半導酱稹儺 電路，在半導酱積慷電路的基板全面形成例如擁有〇·〇1μ 程度厚度的氧化膜30接著，在氧化膜30上形成擁有Ιμχη 程度厚度的光阻31(參明第10 0 >,並將其光阻31®案化· «案化，即可利用用渠溝24b的段差使應形成於半導體基 板3的各電路部與磊晶層11、28的位簞關係一致之方式 寊施精度良好的屏蔽配定·•如此，可製造將形成稹儸電路 ------Γ---1-參-- (請先閲讀背面之注f項再填寫本頁) 订 ό 本紙張尺度適用中圃國家標準（CNS ) Α4規格（210Χ297公釐） 17 39780 經濟部中央揉準局貝工消费合作社印製 Λ7 B7五、發明説明（18 ) 的各電路部之第1以及位於半導髏表面層下之半導谶基雔 層的不純物濃度已成爲逋合各電路部功能之半導髖稹邇電 路的基板•雖然沒有在圖表示，但電晶馥，元件分離，電 井等的裝置構造，形成於如第10画的磊晶層11、28及其 上- 此外，在第3圖〜第10 Μ的說明，係就於記慷單元部 5形成對準檩記9的情形說明者，不遒在記憶軍元部5,邐 辑部6及輪出入部8等的各電路以外也可以》 而且，在第2圖的說明，雖然以ρ οη ρ+構造爲基本形 成p on P構造，但以p on p-構造爲基本形成P on P+構造 使用也可以•而且，取代p on p+構造使用p on p++構造也 可以· 再者，磊晶層11、22與磊晶層13、28的厚度醐係並 不限定於第2豳〜第10圖所說明之Μ係，與那一種厚度厚 並無Μ聯可達成上述的效果》 第1晒所示之電路配置係其中一例，在其他的電路配 置，每各電路功能如逋用上述說明之構造，即可獲得相同 的效果》 再者，在上述實施形態，雖然說明兩個磊晶層11、13 均靥於Ρ層，但Ρ層相同不純物濃度的不同，或相同也可 以，無論如何都可達成上述寅施形態的效果· 實施形態2 依實施形態2之半専镰積體電路的基板，係屬於ρ οη 1»++基板，在輪出入部8的形成領域作爲半導值基酱層包含 (請先閲讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 18 39780 經濟部中央梯準局負工消费合作社印製 Λ7 B7五、發明説明（19 ) P +餍·输出入部8的形成領域的寬度爲約1mm,邏辑部6 的形成領域的寬度爲約3mm，以及記慷軍元部5的形成領 域的寬度爲約12mm· 因此較以往，在一個積懺電路，容易獲得髙水準的軟 錯誤耐性，封閉耐性，及ESD耐性- 第U晒係依賁施形態2之半導雔積馥電路的基板剖 面構造的模式BB ·在第11圖，201係擁有700#m程度厚 度的屬於P++層之基板單結晶，202係從形成於基板單結晶 201的渠溝底面成長爲100#m程度的厚度之磊晶層（p + M), 203係在基板單結晶201上成長爲7#m程度或在磊晶層202 上成長爲3#m程度的寬度之聶晶層（P層）·該磊晶屏202 相當於半導《基«層，而磊晶層203則相當於半導髏表面 層•此外，在寅施形態2之半導體積懷電路的基板，半導 體表面層和半導髋基«曆的不純物濃度不同· 作爲該稹體電路的基扳的構造而言，在記憧単元部5 及邏辑部<5使用p on p++構造·藉由如此構造之採用，在 記億單元部5，由所注入之α線發生之大部份電子，在含有 髙濃度碾的磊晶層201(ρ + +層）中，因和正孔再結合之故，依 擴敎或漂移電子達到基板表面之數較P on〆基板者相當 少•再者，在邏辑部6,由於磊晶層201係雇於p + +層之故 基板中的甫阻電屋下降將減小，因此閉鎖將較使用D on P + 基板時之情彩受抑制· 再者，在輪出入部8成爲問題之ESD耐性，因爲基板 電阻下降所以在第40 Η所示之寄生雙棰電晶饅（npii横型） (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張又度適用中國國家揉準（CNS ) A4規格（210X297公釐） 19 39780 Λ7 B7 經濟部中央梂準局負工请费合作社印簟 五、發明説明（2〇 ) 不容易動作，以致電極的電屋可保持爲更髙的數値· 在此所示之输出入部8，由於將磊晶層203(p層）及基 板單結晶201(p + +層〉的一部份置換爲較P + +層電阻高的p + 層（磊晶層202>因此提升ESD掰性•如此置換，係使用在p + + 基板軍結晶上«形成P型聶晶層之磊晶晶圓，在此磊晶晶 豳上控掘渠溝形成〆型磊晶層，再在其上面成長P型磊晶 層以進行· 此外，若將属於p+層之磊晶餍202,置換爲更高電阻 之p-層仍然可達成與上述實施形篚2相同的效果· 實施形態3 依實施形態3之半導儸積蜃電路的基板，係屬於p on ρ·基板，而在記億單元部5及邏辑部6的形成領域作爲半 導體基體層含有Ρ + +層或P+餍。 因此較以往，在一個積體軍路，容易獲得髙水準的軟錯 誤耐性，封閉耐性，及ESD耐性" 第12睡係依寊施形態3之半導體積髖電路的基板的 剖面構造的模式圖。在第12 _，211係擁有700 #m程度 的厚度之屬於P_層之基板單結晶，212係從形成於基板單 結晶211的渠溝底面成長爲50 程度的厚度之磊晶層 (p++>, 213係在基板軍結晶211上上成長爲7#m程度或在 磊晶層212成長爲5#m程度厚度的磊晶層（p層〉·該磊晶 層212相當於半導馥基邇層，而磊晶磨213相當於半導髏 表面層。 在記憧軍元部5及邏績部6,埋設有磊晶層212(p++ (請先閲讀背面之注意事項再填寫本頁) -訂 ίο 本紙張尺度適用中國國家標準（〇阳）厶4规格（2丨0><297公漤） 20 39780 經濟部中央揉準局貝工消費合作社印製 Λ7 B7____ 五、發明説明（21 ) 簷）。藉由如此構造之採用，由所注入之α線發生之大部份 電子，在含有高濃度硼的Ρ++層中，因與正孔結合之故，因 此電子較p on ΙΓ基板不容易達到基板表面，不容易造成引 起軟銪誤· 在邏輟部6，由於磊晶層212爲p + +餍之故基板中的 歐姆電屋下降變小，因此閉鏆較照舊使用P on 基板之情 況將受抑制。此外，作爲p + +層將以上述說明的磊晶層212 置換爲P+層仍然可狸得同樣的效果· 而且，由於在輸出入部8，使用p on 構造，因此升 高基板單結晶的電阻。所以，第40圖所示之寄生雙極電 晶僵（npn横型）即容易動作，不致照舊保持高度電極的電 而增大ESD耐性 此外，在上述實施形態1〜3，形成於基板軍結晶上的 半導儘基值曆雖屬於磊晶層，但例如，以離子注（ion beam) 等將不純物注入基板軍結晶以形成濃度不同的曆也可以， 或使P餍聶晶成長於經該處理之基板車結晶上，均可獲得 達成和上述實施形態1〜3相同效果的基板· 實施形態4 依實施形態4之半導儘積酱電路的基板，在如第1圖 所示之半導酱基板中，其特徴爲在通辑部6與輪出入部8 之間，p on P+構造，p on p構造或P on p+ +構造的半導酱表 面層（P型磊晶層）的厚度因處所而異》 在說明有關依本發明實施形態4之半導體稹體電路的 基板之前，使用模擬結果說明做爲實施形態4的背里之現 --------Π*------ίτ---.——f/v (請先閲讀背面之注$項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） 21 39780 經濟部中央橾準局貝工消费合作社印裝 Λ7 B7___五、發明説明（22 ) 象•第13圖係表示爲模擬將0.25個粒子注入p on p +構造 時之收集電荷置構造的斜視晒。在第13圖的構造，在P + 型基扳單結晶（以下簡稱P +層H0施加OV的電壓，在p+餍 40上形成ρ型單結晶（以下簡稱ρ層）41·在形成於pi» 41 的一部份之擴散層予以施加3V的電屋•此外，依α線 實施軟錯誤棋擬時，必需正確計算由α線所產生的電子三 次元的擴大•在槙擬注入0.25個的原因係，爲節約計算時 間，希望採取小的解析領域（實施模擬的領域>·較注入1 個α線時，假定被注入0.25個在半導植基板中產生的電子 據大狭窄，因此可採取小的解析領域•由於在此模擬，將 α線注入解析領域的邊錄，因此等於僅模擬4次對稱的解 析領域1/4的部份。所以，注入1個α線時的收集電荷量，等 於將此棋擬結果乘4倍即可· 以第13圖所示之狀態亦即以將3V施加於擴散層42, 將OV施加於ρ+層41的狀態，在擴散層42的中央附近43 朝垂直方向（以箭頭符號46所示的方向）僅注入0.25個《 粒子。模撅因注入α粒子而發生之少數載子有多少，被形 成於半導餿稹《電路基板表面之擴散層42所收集•模擬 構造爲，Ρ層41的膜厚（以箭頭符號45表示）分別在5//m， 7 μ m的p on p+構造以及硼濃度爲一定的CZ基板等三種” 如果依模擬結果，收集電荷童越多的構造，可以說是軟饍 誤耐性鑪小的構造•模擬係就β粒子的注入能量IMev及 5Mev的情形寊施者•此外，擁有IMev注入能量的α粒子 飛程係約5μπι,而擁有5Mev注入能量的α粒子的飛程係 (請先閲讀背面之注 注^^項再填寫本頁 訂 本紙張尺度遑用中國國家標準（CNS ) A4現格（210X297公釐） 22 39780 經濟部中央梯準局負工消费合作社印製 Λ 7 Β7五、發明説明（23 ) 約 23 μ m 〇 在具有相同硼濃度P+層40之p on p +構造，雎然應形 成p暦41亦即積费電路的半導僵表面層厚度愈厚者軟錯 誤耐性愈大，但MOS金属氧化物半導髋）電晶懷的源棰/汲 捶擴敗層的面稹小時，容易確認該項事寊•上述三次元槙 擬的結果表示厚度愈厚者將增大軟錯誤耐性。 第14 Η係表示將α粒子注入時刻0以後之電荷收集 置•全慷的電荷收集童，於l〇〇ps(微微秒，picosecond)大 致達到飽和》能在所謂lOOps的短時間內收集，表示空乏 厝內的漂移係電荷收集的支配性機構·如果以構造間比較， 電荷收集量即依具有厚度5//m的半導儷表面屏的半導蜃 積髏電路的基板（以實線表示），具有厚度7/£Π1的半導僵表 面層的半導IS積髋電路的基板（以虛線表示），CZ基板（以虛 線表示）的順序減少。 茲參間第15画說明此理由· 第15圖係表示注入α粒子以後在親過2ps時之擴散層 42直接下面的電位深度方向分佈的圖。厚度5/tm的半導 體表面層內的電位表面方向的順斜，較厚度7pm的半導 髗表面層內的傾斜爲大•因此，使用具備厚度5ρπι半導 體表面層的磊晶基板者，較使用具備厚度7#m半専髏表 而層的裔晶基扳電荷牧集量爲多· CZ基板內的電位傾斜 較磊晶基板當爲小。因此，磊晶基板方面較CZ基板笔荷 收集爲多•亦即，由模擬即可明白CZ晶圓方面較驀晶晶 画的軟錯誤耐性爲大，若同爲磊晶晶圓則半導酱表面靥較 (請先聞讀背面之注$項再填寫本頁) •，裝.
.IT 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 23 39780 經濟部中央標準局員工消费合作社印裝 Λ7 __B7 五、發明説明（24) 厚的構造方面之軟錯誤耐性較大” 而且，注入α粒子的能惫属於lMcv方面的電荷收集 置較5Mev者多的原因爲，因爲擁有IMev注入能量的《粒 子方面在半導«積镰電路的基板表面發生較多電子-正孔 對之故· 茲依» Η面說明依本發明實施形態4之半導II稹懺電 路的基板的構造及製造方法如下： 第16 0~第21睡係爲說明有關實施形態4之半導髋 積«電路的基板製造方法的剖面圖。首先，準備具備擁有 均勻厚度之磊晶層52之p on Ρ+基板（參閱第16晒）》磊晶 屏52經形成於基板單結晶51上•基板單結晶51係羼於ρ + 層》磊晶層52係屬於Ρ者。 如第17圖所示，使用經圖案化之位於形成输出入部8 領域之基板單結晶51的一部份及磊晶層52的屏蔽以各向 異性蝕刻予以去除以形成渠溝51a ” 於半導雔稹體電路的基板全傻寊施磊晶成長以形成P 型磊晶層。此時在渠溝51a的底面也將基板軍結晶51作 爲基體成長磊晶層53(參閲第18圖）。例如，依CMP將半 導儸積懺電路的基板表面加以平坦化，形成如第19圖所 示之構造* 在此，雖在磊晶層52上形成不殘留磊晶層53之構造， 但在磊晶層52上残留有磊晶層53者也可以。 以各向異性蝕刻去除將形成通轘部6之領域內的磊晶 層52並如第20圖所示予以圖案化，以形成渠溝54。 (锖先閲讀背面之注意事項再填寫本頁)
C 裝· 訂 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 24 39780 經濟部中夬揉準局貝工消费合作社印裝 Λ7 B7五、發明説明（25 ) 按琪充第20圖的渠溝54之方式使磊晶層55及磊晶 層56實施磊晶成長。磊晶層55係靥於p+層，磊晶係56 属於P層•此後，依CMP(化學檐械硏磨法〉將半導酱積髏 電路的基板3表面加以平坦化以形成如第21圖所示之構 造•雖然沒有表示於圖，但電晶懷，元件分離，電井等的 裝置構造，係形成於磊晶層52、53、56的表面。再者，在 此製造遇程，爲改善聶晶層52、53、56的形成位置的精度 使用對準標記，但已輕在寅施形態1說明使用對準標記的 方法，因此在這裡省略說明。例如，第17圖所示之渠溝51a 開口時同時開口對準標記用的渠溝”然後，和第3 ffl〜第 5圖所示的磊晶屏12的形成條件同樣藉由磊晶層53之形 成可形成對準標記。再者，如在第3圖〜第10圖的製造過 程，藉由將基板軍結晶10的不純物濃度設定爲與磊晶層12 的不純物濃度相同即可獲得依實施形態4之半導®積雔電 路的基板。 如第14圓和第15圈三次元模擬結果所示，電晶«的 源極/汲極的擴散層的面積小時，在p on p+基板濃度薄的p 型磊晶層（半導«表面層）的膜厚較大的方面軟錯誤耐性較 大•所以，軟錯誤特別成爲問題之記憧部5的磊晶層52(p 層>，颯設定爲較邏辑部6的磊晶層56(P屏>爲厚•再者，閉 鎖特別成爲問題之邏辑部6,則爲增大閉鎮耐性，加厚基 板軍結晶51及磊晶層55的膜厚，以抑制半導髋積酱電路 的基板內的歐姆電屋下降•並且，對於ESD特別成爲問題 之輪出入部8,則加厚電阻高的磊晶層53(p層）的厚度，以 (請先閱讀背面之注項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 25 39780 經濟部中央橾準局貝工消费合作社印装 Λ7 B?五、發明説明（26) 增大ESD的耐性· 葙由在半導«積體電路的基板採用如上述的構造，對 於軟錯誤，閉鏔，ESD任何一項均可形成耐性大的稹僵電 路- 此外，雖然對於第16圖〜第21圖的記億部5及邏辑 部6使用p on p+構造，但若使用p on p + +構造也可達成相 同的效果•而且，使用P on 構造也可獏得同樣的效果· 再者，也可以組合依賁施形態4之構造與依實施形態 1〜3之構造任何一租使用。 再者，在依實施形態1〜實施形態4之半導饅稹«電 路的基板的任何一種，作爲將黃金摻雑P on p+構造中的P + 基板軍結晶（半導健基邇層）的構造也可以。 第22圖和第23 _係表示半導酱稹餿電路基板的剖面 構造例之模式圖•在第22圖，相當於半導谶基饅層之基 板軍結晶60係對應第2圈的基板軍結晶10者，相當於半 導蕹基懍層之磊晶層61係對應第2圖的磊晶層12者，其 他與第2圖同一符號的部份係相當於第2画的同一符號部 份者》 再者，在第23圖，相當於半導馥基應層之基扳單結晶 62係對應第21豳的基板單結晶51，相當於半導«基«層 之磊晶層63係對應第21睡的磊晶層55,其他與第21同 一符號的部份係相當於第21麵的同一符號部份之部份》 基板單結晶62與基板単結晶51所不同之酤，以及赛晶層 63與磊晶層55所不同之黏，在於有否經摻雜黄金· (請先《讀背面之注意事項再填寫本頁) ο裝· 訂 本纸張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） 26 39780 經濟部中央標準局負工消費合作社印製 A7 B7_________五、發明説明（27 ) 例如以矽爲主材形成基板單結晶62時若摻雜黄金於 矽，即在禁制带的中央附近製造準位。此準位對於載子而 言，即成爲捕獲準位•如果提高黄金的潢度基板單結晶 60(ρ·層 >,則62(p +層）中的少數載子的使用期限，較不摻雜 黄金時羅著減少•所以，因摻雜黃金而更增大軟錯誤耐性· 此外，在磊晶晶圃的半導體表面層的一部份摻雜黃金 仍然達成同樣的效果。 第24圔及第25麵係表示半導谶積髏電路的基板其他 剖面造的模式圖•在第24围或第25圖，64〜68係在半 導儸表層中經摻雜黄金的領域，其他第2圖或和第21 _同 一符號的部份係表示相當於第2圈或第21國的同一符號 部份•儘管在半導髏表面餍的一部份的領域64〜68摻雜 黄金，仍然將顯著減少領域64〜68(p層）中的使用年限，因 此增大軟錯誤耐性· 此外，使用黄金以外的金羼，例如，銀，網，白金等的 重金屬仍然可獏得同襟的效果- 茲說明有關爲在埋入η層的內部，或在埋入η層的周 邊形成具有«摻雜黃金之層之積體電路的基板使用方法如 下： 第26 »係爲說明稹懺電路剖面構成的模式围•由於 在半#截稹悝電路的基板表面形成許多元件，因此由元件 分離膜69分離那些元件》在元件分難膜69的開Ο部形成 有不純物濃度高的ρ電井70·在ρ電并70下形成有經摻 雜黄金的埋入ϋ層71·該埋入η層71，係形成於磊晶層72, ---------ο裝------1Τ---S.--fu (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 27 39780 經濟部中央揉準局貝工消費合作社印装 Λ7 __B7五、發明説明（28 ) 而磊晶層72係依磊晶成長形成於基板單結晶73(p+曆）上 者· 由磊晶層72及基板軍結晶73構成半導馥基板'•而且， 無論元件分離膜69, p電井70,掺雜黄金之埋入n曆71任 何一種，均形成於磊晶》72之表面及內部· 第27圖係表示有關以第26圈的B-B’線切斷時的半導 髅稂値電路的基板剖面的深度方向電位的圖·在此圖，以 符號78表示之虛線係表示有明沒有埋入n層時的電位，以 符號79表示之賁線係表示有關具有埋入η層時的電位· 箭頭符號74的範圃係對應Ρ電井70，箭頭符號75的範豳 係對應形成埋入n餍73的位置，箭頭符號76的範圈係對 應磊晶厣72中沒有形成p電并70及埋入η層73的位置，箭 頭符號77的範圍係對應屬於半導值基體層的基板單結晶 73·箭頭符號80的寬度，表示沒有埋入η層時的電位髙度， 箭頭符號81的寬度，表示具有埋入η層時的電位髙度。 如果α粒子進入半導骽基板，即發生電子-正孔對。如 存在埋入η層時，從電子看來，由於埋入η層71中的電位 下陷，因此實效性的電位髙度81，較沒有埋入η層時的電 位高度80爲高•所以，具有埋入η層71時的方面軟錯誤 耐性即增大•由於本發明在埋入ϋ層71中摻雜黃金，因此 被埋入η層71中的捕獲中心而收集（trap)載子·所以，較 不摻雜黄金時將增大軟錯誤耐性· 該基扳單結晶73與外延層72的組合，係對應上述實 施形餱1〜4的基板單結晶1〇、21、201、211(半導慊基雔 {請先聞讀背面之注意事項再填寫本頁) 訂 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） 28 39780 經濟部中央標準局貝工消费合作社印装 A7 B7__五、發明説明（29) 曆〉與磊晶層11、22、203、213(半専镰表面層）的組合，對 應磊晶層12、27 1 202、212(半導髏基髏層）與半導髏表面 屏13、28、203、213(半導«表面層〉的組合，對應基板結 晶« 51(半導懔基费層）與磊晶層52(半導II表面層 > 的組合， 或對應磊晶厣55(半導僵基懺層 > 與磊晶層56(半導體表面 層）的組合* 此外，使用黄金以外的重金羼，例如，銀或铜也可獲 得同樣的效果。 苒者，在上述說明，雖說明有釀將黄金摻雜埋入η屏 71的情形，伹按接觸於沒有摻雜黄金的埋入n餍下之方式 可以裝設擁有第24圖或第25圖所示經掺雜黃金領域64〜 68之p層。在此，纒摻雜黃金之領域64〜68不需要達到 磊晶層11、13(半導磨表面》)下的基板軍結晶10、51或 磊晶層12、55(半導儸基雔層）·藉由將包含經摻雜黄金之 領域之P型磊晶層裝設於埋入η層下，和在上述埋入η層 接雜黄金之情形相同，可以增大因能重高的α粒子的軟錯 誤耐性· 而且，在上述實施形想4，雖然說明三種磊晶層52、 53、56均爲ρ層，但ρ層相同不純物濃度不同或相同也可 以，無論如何均可以達成上述實施形態的效果· 寊施形想5 依實施形態5之半導髏稹«電路的基板，係屬於p on p +基板，P on p + +基板或p on ρ基板，而在其半導《表面層 中具有經形成電井的構成•電井係形成於半導懺基板一部 —-----_---裝-- (請先閲讀背面之注$項再填寫本頁) 订 本紙張尺度逋用中國圈家標準（CNS ) A4規格（210X297公嫠） 29 39780 經濟部中央梯準局貝工消费合作社印簟 A7 B7 _五、發明説明（3〇 ) 份的不純物領域電并係爲將導電型的不同元件形成於一個 半導體基板中之用者。有時在電井中形成其他的電并，此 時外側的電井與內側電井的導電型不相同•電并係涵盖裝 入電晶韁的電捶並包含活性領域的元件形成領域全面，從 半導«基板的表面朝深度方向所形成的不純物層者•因此， 對於電并的形成方法而言，有；（υ於寊施低能童的離子注 入後於高溫長時間賁施熱擴散的方法，和（2)於賁施髙能重 的離子注入後於低溫短時間热擴散的方法•將依（1)的方法 形成之電井叫傲熱擴散電井（thermal diffusion well),將依 (2〉的方法形成之電井叫做倒退電井（retrograde well),茲說 明有關依實施形態5之半導僵稹體電路的基板包含倒退電 并的情形如下： 第28豳係表示依實施形態5之半導费積谖電路的基 板的剖面檐造一例的模式Η»在属於P +型半導體基懷曆之 基板單結晶82上的靥於p型半導體表面層之磊晶層83形 成有倒退電并84。並且，在磊晶層83的表面附近形成通 道切斷（channel cut)層85»在此，所謂通過切斷（通道停止） 曆，指係羼於表面漏流的原因，爲防止在絕緣髏，半導髏 介面經常無意間產生之反轉層之生成的層之意•如果在基 板端的表面裝設和反轉層相反的導電型而不純物濃度高的 展，則該處不再產生反轉餍而可抑制表面漏流•倒退電并 係:Γ-種島式過程的方法，以高能量使離子侵入至基板內部 的方法以形成。 在第30 S表示以第28 Η所示的桷造，固定靥於半導 ------!---"ο 裝-- (請先聞讀背面之注f項再填商本頁) 訂 本紙乐尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） 30 39780 經濟部中央橾準局貝工消费合作杜印装 Λ7 B7 五、發明説明（31 ) 镰表面層的磊晶層83的膜厚，並改變位於基板軍結晶82 與倒退電井84之間的領域長度時的電荷收集的模擬結果。 再者，在第29圖表示用於模擬的半導«積應電路的基板 深度方向的硼分佈《•在第29圖，以箭頭符號86表示之濃 度蜂値係鼸伴通道切断層85形成之濃度分佈，而以箭頭 符號87表示的濃度峰値係隨伴倒退電井84形成之濃度分 佈，具有以箭頭符號88表示濃度的部份係對應基板單結 晶82。 藉由磊晶層83(半導值表面層）的厚度之改變使不純物 濃度低的領域89a〜89c的厚度變化爲約4#m、約2#m、 以實施模擬•在磊晶靥83不純物澹度在最低之領域 89a〜89c的厚度，規定以將不純物濃度採取對數之於對數 圖上濃度斜度的最大傾斜的延長捺與最低濃度的交叉黏間 隔所決定者 由於第30圓係注入0.25個α粒子時的結果，因此注 入1個α粒子時的電荷收集量即將成爲4倍•如果比較10·6 秒的電荷收集量，在不純物濃度低的領域厚度約4μπι爲 6.0fc，在約2/zm爲約6.4fc，在約l/£m爲約9.4fc，由此 可知半導懂表面層中的不純物濃度最低的領域89a〜89c 的厚度越薄即電荷收集童越多· 利用厚度越薄越增多電荷收集量之亊賁，在具有第28 圖構造之半導體稹馥電路的基板形成DRAM的存儲電容器 (storage capacitor)時，謀求提高DRAM的存儀電容器的軟 鍩誤耐性。在提高軟鍩誤耐性爲獲得實際效果，其目的爲 ·-------J— --11---1 訂— I I —l (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS M4規格（210X297公釐） 31 39780 經濟部中央標準局貝工消費合作社印製 Λ7 B7____五、發明説明（32 ) 提供形成於本導體積體電路基板上而在可傲存18fc〜20fc 電荷的儲存電容器，银管注入一個α粒子時仍然不致產生 軟錯誤之半導懂積费電路的基板· 在此，如果儲存於儲存電容器的電荷的一半，亦即9 〜10fc的電荷從外部進入儲存電容器就產生誤碼（bit error) »如果考慮電荷收集量將飽和的時間，則較隹爲1(Γ6 秒後的電荷收集置小於9〜10fc · 磊晶層83(半専«表面層）的厚度3μηι時如第30圖所 示由於尙未飽和因此可預料電荷收集量將較9〜10fc爲大， 因此磊晶層83中具有最低不純物濃度的領域約l#m程度 尙不足，而在約2#m以上爲獲得所希望軟錯誤耐性是必 要的構造。此外，如將磊晶層83中具有最低不純物濃度 領域的厚度設定爲2#m,則對於所儲存的電荷18fc以下 的電容器仍然具有使不容易引起軟箱誤的效果。 在道裡檢討有關因倒退電并84與基板単結晶82(半導 體基箱層）間随差之電荷收集量之差異。被封閉於倒退電 并84與基板軍結晶82之間的電子童無論其間隔的差均可 思考爲大致相同，但其間隔的差越小則少數載子的濃度的 皡値越升高•而且，由於上述間隔的差越小在少數載子的 濃度出現峰値的深度即越減，因此被封閉於倒退電井84 的少数載子的濃度斜度增大而電荷收集量升高· 第31麵係爲說明因熱處理不純物濃度最低領域將綰 小之事實之麵•第31®表示在基板単結晶82與磊晶屏83 境界之砸濃度與深度的醑係，画中箭頭符號90的領域係 (請先閲讀背面之注f項再填寫本頁)
本紙張尺度逡用中困國家標準（CNS ) A4規格（210X297公釐） 32 39780 經濟部中央標準局胄工消费合作社印製 A7 B7__ 五、發明説明（33 ) 對應基板軍結晶82,箭頭符號91的領域係對應磊晶層83» 附有符號92的虛線係表示熱處理前的硼濃度分佈，附有 符號93的賁線係表示熱處理後的硼濃度分佈•以箭頭符 號94表示之領域係在热處理前之硼濃度變化領域，以箭 頭符號95表示的領域係在熱處理後之硼镳度變化領域· 此外硼濃度的分佈係依 SIMS(secondary Ion mass spectrometiy次极難子質譜法）法测定· 將半導懺積酱電路形成於磊晶層83(半導儸表面層 > 時 若然處理溫度係低溫，明濃度變化領域的厚度則不致有奰 化•然而，於製造半導镰積體電路而使用LOCOS(local oxidation of silica,砂Μ域氧化法）時，由於基板成爲長時 間9001C以上的溫度，因此半導《積體電路形成後的硼即 據散而硼的濃度分佈變成緩和。因此，儘管預先將倒退 電并84與基板軍結晶82(半導儺基骽曆）之間隔設定爲2# m以上，於半導體稹體電路形成以後即變成爲2/zm以下的 可能性高· 從而，因熱處理而不純物濃度形成最低的領域厚度變 薄時，最好預料不純物的擴散預先將厚度形成爲較厚値· 而且，若不能將不純物濃度形成最低的領域厚度預先 採取較厚値時，亦即半導懍積儺電路基板的倒退電井84 與基板單結晶82的間隔變成接近2#m時，使用不必將半 導篚稹II電路的基板設定爲高溫的方法，例如取代LOCOS 將STI(Shal丨ow Trench Isolation,淺渠溝隔離）採用於元件 分 _ -形成 STI 時，雖以 TEOS(tetraethyl orthosilicate，原 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 33 39780 (請先閲讀背面之注$項再填寫本頁) -------0裝. 訂 經濟部中央橾準局工消费合作社印裝 Λ7 B7____ 五、發明説明（34) 矽酸四乙酯）等的氧化膜塡充渠溝，但由於塡充時的溫度是 800t程度，因此較形成LOCOS時可抑制不純物的熱擴散， 而可抑制半導懷表面層（磊晶層83)中的具有最低不純物浪 度領域的長度變短· 茲就依實施形態5之半導篚積想電路的基板包含熱擴 散電并之情形與包括倒退電并之情形比較檢討如下：一般 而言，倒退電井具有與通道切斷層同一導電型。一般而言， 倒退電并的不純物谶度，卑調地從半儘基板表面增加至存 在其不純物濃度峰値的深度的地方，此倒退電并的不純物 濃度峰値與電路切断層的峰値可予以區別。通道切斷層的 不純物湯度的峰値係位於元件間分離氧化膜的底面附近較 淺的地方，而倒退電并的不純物濃度峰値則較通道切醱層 峰値位於較深的地方•因此，當爲形成倒退電并注入不純 物濃度時的注入能童，較形成通道切斷餍時的注入能童爲 高，例如在通道切断層注入的能童爲lOOKev時，在倒退電 井的注入能韋即大於 lOOKev。爲形成倒退電井而在 ULSI(Ultra Large Scale Integration,過大型積雔電路）使用 的條件，如係硼的情形，即注入能量爲800Kev，注入量爲 1.0X1013cm·2程度•其注入後的熱處理，即以例如800t，60 分的條件進行•爲形成倒退竃并的熱處，係如此低溫又短 時間，因此注入離子時的不純物濃度分佈將有相當程度殘 留，能依 SIMS(secondary ion mass spectrometry)法的測定 等可確認擁有蜂値的不純物濃度分佈•第32躕係表示 800Kev的注入能量，而且以1.0Xl013cnT2的注入量注入硼 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公t ) 34 39780 (請先閲讀背面之注意事項再填寫本頁) 訂 ---r/w_ 經濟部中央標準局負工消费合作社印製 A7 B7 _ 五、發明説明（35 ) 離子剛完成後的濃度分佈的圖•第33圖係表示注入爲從 第32圖的狀態»續形成通道切斷層的離子剛完成後的濃 度分佈的麵•第34圈係表示從第33圖的狀態以80*C, 60 分的條件熱擴散以後濃度分佈的圖•爲形成第33 Μ所示 通路切斷層的注入離子，係將硼作爲不純物使用，例如以 lOOKev的注入能量，而且以1.0Xl012cnT2注入量的條件實 施•由於熱處理係低溫，而且，短時間，因此如比較第33 馘與第34 B即可知，硼澳度的分佈依熱處理幾乎不會變 化•在第34圆，較通道切斷層的不純物濃度的峰値201位 於深處的倒退電并的不純物濃度峰値200，與在基板單結 晶的不純物的分佈202之間，形成以箭頭符號203表示之 不純物濃度最低領域•此箭頭符號203的領域，係存在於 半導骽表面層（磊晶層）中，在此情形由第34圖可知具有2 # m以上的厚度。 其次對於熱擴散電井，檢討在半導體表面層（磊晶層）， 中成爲最低之不純物濃度因熱擴散將如何變化。由於熱擴 散電并，注入離子以後除非以髙溫長時間處理半導體基板 否則不能形成，因此較注入離子剛完成後者具有緩和的不 純物濃度分佈•所以，熱擴散電井具有從半導酱基板的表 面到一定的深度大致相同濃度一樣的不純物濃度分佈•爲 形成热擴散電并的注入離子條件，例如注入硼時，注入能 童爲lOOKev，注入量爲1.0X1013cm·2»形成熱擴散電井的 熱處理條件，爲於U00X；，420分锺。第35圖〜第37圖表 示模擬磊晶層在7μπι的p on P +磊晶晶睡形成熱擴散電并 n n K I —i —.i ij-ί^ n I (請先w讀背面之注f項再填寫本I ) 訂 ίιυ^. 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公釐） 35 39780 經濟部中央揉準局貝工消费合作社印製 A7 B7 _ 五、發明説明（36 ) 時的硼濃度分佈結果。第35圖係表示注入離子剛完成後 的硼澳度分佈的圖•第36圈表示從第35圃的狀態實施1100 420分锺熱處理以後之硼濃度分佈的Η ·第37围表示 爲從第36圖的狀態形成通道切断層注入離入離子以後的 硼濃度分佈的圖•形成通道切断層的條件爲注入硼的能量 lOOKev，注入童1.0Xl012cm_2·如第37豳所示在热擴散電 井的不純物濃度分佈210不存在峥値，越去半専體基板深 的地方不純物濃度越小•通道切断層的峄値211存在於半 導值基板表面的較淺處。以箭頭符號213所示之磊晶層中 的最低濃度領域的厚度不達到2μπι·此時的最低濃度領域 的厚度定義與上述倒退電并時者相同•由於因熱處理而熱 擴散電并的不純物濃度分佈210變成緩和，以及基板單結 晶的不純物朝向磊晶層移動以致不純物濃度分佈212在基 板單結晶與磊晶層的介面附近擁有緩和的傾斜，因而最低 濃度領域的厚度變薄，爲於同一條件形成熱擴散電井，如 第38圖所示並確保擁有2//m以上厚度的最低濃度領域，則 必需將磊晶層的厚度設定爲10/zm以上》如比較倒退電井 與热擴散電并即可明白，熱擴散電并方面如欲將最低濃度 領域的厚度設定爲以上有困難，惟視磊晶晶圓的磊 圚屏厚度等所設定之條件則可能達成•此外，對於依實施 形態5之半導慊積應電路的基板的說明，雖使用p on p+基 板，但使用P on p_基板及p on p+ +基板也可以，可獲得與 上述實施形態5相同的效果。 霣昍少效里 本紙張尺度適用中國國家標準TcNS ) A4規格（210X297公釐) 36 39780 ------------- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局貝工消費合作社印製 Λ7 B7 五、發明説明（37) 如上所說明依有明第1發明的半導酱積體電路的基板, 藉由使第1電路部的第1半導慷基髏層與第2電路部的第 2半導懺基馥屏的不純物濃度互不相同，可於半導酱積懺 電路的基板內的第1電路部以及第2的電路部將對於相異 的現象所要求之耐性有利之構造按獨立的方式設置在第1 的電路部及第2的甯路部，對於作爲半導镰稹镰電路的基 板全《相異的全部現象，有容易達成可同時獲得所希望之 耐性的效果•再者且，由於第1及第2半導费基镰層的不 純物濃度在層內全植係大致均勻，因此該基板即使構成第 1及第2電路部的元件數多數仍然能夠容易陚予對於各元 件所期待的性能。 依有關第2發明之半導蜃積费電路的基板，藉由使用 原有的磊晶晶圓而可節省在第1的半導懺基《曆上形成第 1半導费表面層的人工，並具有容易製造所希望基板的效 果- 依有明第3發明之半導镰積體電路的基板，即可在第 1的半導«基體層上形成第2的半専值基體層及第2的半 導饅表面》，並有容易將第1及第2的半導髖表面層加以 —雔化的效果》 依有關第4發明之半導雔穣舊電路的基板，藉由使第 1電路部下的半導镰表面層的厚度與第2電路部下的半導 儘表面層的厚度互不相同，而可以在第1的電路部及第2 的電路部獨立地設定對於不同的現象所要求的耐性有利的 厚度，對於半導慊稹镰電路的基板全镰的所有不同現象， **· -----------^7 裝-------訂------- (請先聞讀背面之注f項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） 37 39780 經濟部中央標準局貝工消费合作社印簟 Λ7 B7___ 五、發明説明（38 ) 並有容易達成可同時獲得所希望之耐性的效果· 依有醐第5發明的半導谶積谶電路的基板，因使用原 有磊晶晶圖而可節省在半導體基層上形成第1半導鼇表面 層的人工，並有可容易製造所希望基板的效果· 依有關第6發明的半導悝積酱電路的基板，即有依渠 溝可容易得到較第1的段差主面爲低之第2段差主面的效 果- 依有酾第7發明的半導髋積儘電路的基板，即有因第 3的半導谶表面層可容易獲得較第1的段差主面爲高的第 2段差主面的效果· 依有關第8發明的半導罱積體電路的基板，即可依對 準標記認知第1的電路部及第2電路部的位置，有由外観 即能區別應形成第1的電路部和第2的電路部的位置以形 成積慊電路的效果。 依有關第9發明的半導體積體電路的基板，於聆成於 半導體積髏電路的基板上，而能儲存例如大致18fc〜20fc 電荷的儲存電容器，有可獲得實用上充份之軟錯誤耐性的 效果· 依有關依發明的半導镰積體電路的基板，有以第2的 渠溝爲基準容易特定第1渠溝経形成之處所，並容易區別 第1渠溝經形成之處所與以外的處所以形成半導體積髖電 路的效果。 BI忒夕餹里說明 第1圖係表示形成於寅施形態1之半導髖稼馥電路基 ----------- (請先聞讀背面之注$項再填寫本頁) 訂 本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐） 38 39780 Λ7 B7 五、發明説明（39 ) 板的宇、導饉記憶裝置平面構成之槪念_ · 表示第1晒中A-A’線剖面構造的模式晒· ‘表示實施形態1之半導儸積酱電路的基板一 製造遇藍立半導悝積馥電路的基板剖面構造的模式圖· 第 B係表示實施形態1之半専葡積悝電路的基板一
製造過
半導馥積镰電路的基板剖面構造的筷式》 製造遒 製造遒
係表示實施形態1之半導蜃稹酱邐路的基板一 半導酱積酱電路的基板剖面構造的模式圖》 b? 係表示實施形態1之半導轚積«電路的基板一 半導憊稹懷電路的基板剖面構造之模式ffl·b) 係表示寊施形態1之半導髏積谶電路的基板一 製造過半導體積壢電路的基板剖面構造之模式圈· 第係表示實施形態1之半導體積體電路的基板 半導體積髋電路的基板剖面構造之模式圖。 表示寅施形態1之半導體積髏電路的基板 經濟部中央梯準局貝工消费合作社印笨
一製造 半導體積體電路的基板剖面構造之模式a。 第表示實施形態1之半導儘稹體電路的基板 之半導饅稹體電路的基板剖面構造之模式圖 第11圖係表示依賁施形態2之半導僮積懺電路的基 板剖面構造之模式豳· 第12圖係表示依實施形態3之半導懷積茜電路的基 板剖面構造之模式圈· 第13 a係表示成爲模擬對象的構造之斜親圖· 第14圖係表示第13画所示構造之收集電荷量的時間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2S»7公釐） 39 39780 -4-I ----------^37 裝------訂-------*" (請先閱讀背面之注$項再填寫本頁) 經濟部中央標率局貝工消费合作社印裝 Λ7 _B7_ _ 五、發明説明（40 ) 依賴性模擬結果之晒。 第15晒係表示電荷收集時的深度方向電位分佈的模 擬結果之圖· 第16圖係表示賁施形態4之半導惺積«電路的基板 一製造遒程之剖面圈。 第17圖係表示賁施形態4之半導懔積舊電路的基板 一製造過程之剖面圖》 第18圖係表示寅施形餱4之半導懔稹憧電路的基板 一製造遒程之剖面圖。 第19圖係表示實施形態4之半導谶積饅電路的基板 一製造過程之剖面圖· 第20圖係表示實施形態4之半導髋積體電路的基板 一製造過程之剖面圖· 第21圖係表示寅施形態4之半導體積體電路的基板 一製造過程之剖面圖。 第22圖係表示半導體積體電路的基板的剖面構造的 一例之模式圈· 第23圖係表示半導體積體電路的基板的剖面構造的 其他例之模式圖” 第24豳係表示半導费積酱電路的基板的剖面構造的 其他例之模式圖- 第25圖係表示半導酱稹體電路的基板的剖面構造的 其他例之模式圖。 第26崮係爲說明稹體電路剖面構成之模式圖· (請先《讀背面之注$項再填寫本頁) ”裝· 訂 本紙張尺度逋用中國國家標準（CNS ) A4規格（210><297公釐> 40 39780 經濟部中央梯準局貝工消费合作社印製 A7 __B7 五、發明説明（41 ) 第27晒係表示有關第26圖的半導篚積體電路的基板 的B-B’線剖面深度方向電位之圖》 第28圖係表示實施形態5之半導懂積儸電路的基板 剖面構造的一例之模式ffl· 第29 Η係表示用於模擬之半専體稹悝電路的基板深 度方向的硼分佈之圖。 第30鼷係表示第28圖所示構造之收集電荷量的時間 依賴性槙擬結果之圖 第31圖係表示於半導值基谶層與半導费表面層境界 之砸濃度與深度關係之曲線圖。 第32圖係表示爲形成倒退電并的注入離子剛完成後 的硼濃度分佈之圖》 第33画係表示從第32圖的狀態爲形成通道切断層的 注入離子剛完成後的硼濃度分佈之圖- 第34圖係表示從第33圖的狀態熱擴散剛完成後的硼 濃度分佈之豳。 第35圖係表示爲形成熱擴散電井注入離子剛完成後 的硼濃度分佈之圖》 第36圖係表示從第35圖的狀態热擴散剛完成後的硼 濃度分佈之圖· 第37圖係表示從第36豳的狀態爲形成通道切醱層注 入離子_完成後的硼濃度分佈之圖· 第38团係表示使用較第37豳的磊晶層爲厚的磊晶層 時的熱擴散電井的硼濃度分佈之圖》 I. Μ---裝------訂------I {請先聞讀背面之注意事項再填寫本頁) 本紙珉尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 41 39780 經濟部中央標準局貝工消费合作社印装 42 Λ7 B7 五、發明説明（42) 第39圖係表示習用p onp·基板，ponp+基板或p〇nP + + 基板剖面構造之模式圖· 第40圆係表示CMOS電晶《的剖面構成的—例之槙 式_ - 第41圈係爲說明第40圖CMOS電晶懊動作之等效電 路國》 第42豳係爲說明第40鼷CMOS電晶儘動作之等效爾 路豳》 第43圖係爲說明第40圖CMOS電晶僵動作之等效電 路画。 第44圖係爲說明ESD之槪念圖。 第45圄係表示半導懾積懺電路的基板與積慊電路關 係的平面圖-符號^說明 5:記憶軍元部6:邏辑部7:輸出入端子8:輪出入部9: 對準檫記 10、21、51、60、62、73、82、201、211:基板 軍結晶 11、12、13 '22、27、28、52、53、55、56、61' 63、72、83、202、203、212、213:磊晶層 23:筢緣膜 24、 54:渠溝30:氧化膜70: p電并71:埋入n層· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 39780 ------,--0繁------ir---r--LI/W (请先Μ讀背面之注$項再填寫本頁)

Claims (1)

  1. B8
    六、申請專利範園 1· 一截半導憊積儸電路之基板，係具備：由擁有軍一的面 方位之同時涵蓋全部均勻地擁有第1不純物濃度的基 板車結晶而成之第1半導髖基髏層； 和形成於前述第】的半導體基體層上，擁有與前述 第1的半導雔基體層的面方位相同的面方位，擁有第2 的不純物鶸度，並且由擁有與前述第1的半導體基體層 同一専電型的單結晶而成之第2半導雔基體層； 和直接形成於前述第1的半導想基體靥上，擁有與 前述第1的半導髏基體靥的面方位相同的面方位，涵蓋 全部大致均勻地擁有第3的不純物濃度，並且擁有與前 述第1的半導麕基體層周一専電型的單結晶，爲形成由 多數半導悔元件而成之第1電路部的第1半導«表面 層； 和直接形成於前述第2的半導髖基體層上，擁有與 前述第2的半導體基髖層的面方位相同的面方位，涵蓋 全部大致均勻地擁有第4的不純物濃度，並且擁有與前 述第2的半導髏基體層同一導電型的単結晶，爲形成由 多數的半導镰元件而成並與前述第1的電路部功能相 異的第2電路部之第2半導馥表面層； 而其特微爲前述第1的不純物濃度與前述第2的 不純物潢度相異者。 2.如申請專利範團第1項所記載之半導馥稹體電路之基 板，其特徵爲前述第1的半導镰表面餍係屬於磊晶晶圓 --------— (請先閱讀背面之注$項再填寫本頁) -訂 經濟部中央揉準局ΛΧ消費合作社印II 本紙張尺度逍用中國國家搮準（€：附}八4規格（210父297公釐> 43 39780
    夂、申請專利範圍 的费晶層，而且前述第1的半専健基髖層係靥於前述磊 晶晶圓的基板單結晶者》 3·如申猜專利箱圈第2項所記載之半導髏積體電路之基 板，其特徽爲前述第2的半導«基儼層及前述第2的半 専ifi表面層，係形成在裝設於前述磊晶晶圓的渠溝，而 前述第2的半導髏基髏層係雇於磊晶層者》 4. 一種半導僱穣髏電路之基板，係具備·癱有単一的面方 位之同時涵盖全部擁有大致均勻的第1的不純物濃度 的單結晶，爲形成由多數半導體元件而成之第1的軍路 部的第1半導體表面層； 和擁有與前述第1的半導體表面層相同的面方位， 擁有與前述第1的半導懺表面層同一的導電型，並且涵 蓋全部擁有大致均勻的第2的不純物濃度的軍結晶，爲 形成由多數的半導箱元仵而成並與前述第1的電路部 功能相異的第2電路部之第2半導體表面層； 和擁有與前述第1及第2的半導箱表面層相同的 面方位，擁有和前述第1及第2的半導儸表面層同一的 導電型，並且®蓋全部擁有大致均与的第3不純物濃度 而成爲前述第1及第2半導體表面層的形成基儘之基 板單結晶，具有高度相異的第1的段差主面與第2的段 差主面之半導餿基«層； 而其特徴者爲前述第1的半導韁表面層係直接形 成於前述第1的段差主面上，前述第2的半専髅表面府 係直接形成於前述第2的段差主面上，前述第3的不純 本纸張尺度適用中國國家梯準（CNS ) Λ4規格（2丨Ο X 297公釐） 44 39780 ---------- (請先时讀背面之注$項再赛寫本頁) 訂 經濟部中央揉準局貝工消费合作社印裝 A8 !1 一 —_ D8 _ 六、申請專利範園 物濃度係無論與前述第1及第.2的不純物濃度均相異 者· (請先B：讀背面之注f項再稹寫本頁) 5·如申請專利範睡第4項所記載之半導«積舊電路之基 板，其特微爲前述第1的半導儺表面層係屬於磊晶晶圓 的磊晶層，而且前述第1的半導儸基《層係羼於前述磊 晶晶豳的基板軍結晶者。 6·如申請專利範睡第5項所記載之半導僵稂值電路之基 板，其特徵爲前述第2的段差主面，係羼於從前述磊晶 晶圔的前述磊晶層接搌形成之渠溝底面者。 7.如申請專利範團第5項所記載之半導馕積酱電路之基 板，其特徽爲前述第2的段差主面，係在從前述磊晶晶 的表面捜掘形成之渠溝底面新形成之磊晶層上面者· 8·如申請專利範圍第1〜7項任何一項所記載之半導值稹 髏電路之基板，其中再具備爲特定將形成前述第1的電 路部及前述第2電路部處所之的對準標記者》 經濟部中央揉準局貞工消费合作社印裝 9. 一捶半導髖積谶電路之基板，係具備：擁有單一的面方 位之同時內涵蓋全部大致均勻地擁有第1的不純物壙 度之單結晶而成之半導體基體層； 和直接形成於前述半導慊基邇層上擁有與該半導 酱基馥層同一的導電型及同一的面方位同時由擁有電 井之単結晶而成之半導箱表面層； 而其特徵爲：前述半導髏表面層，包含前述電井與 被前述半専馥基懔層夾持的規定的部份領域； 前述的部份領域，具有低於前述第1的不純物濃度， 本紙張尺度適用中國國家搮準（CNS)M現格（2丨〇>< 297公釐） 45 39780 Α8 Β8 C8 六、申請專利範固 而且在前述半導儸表面層中成爲最低的第2的不純物 濃度，擁有大致2μπι以上的厚度者· 10·—種半導體積慷電路之製造方法，係具備準備具有直 接形成於基板單結晶及該基板單結晶上的第1磊晶層和形 成於該第1磊晶層上之絕緣胰之磊晶晶圓的過程； 和在前述磊晶晶圖，形成開口部的大小相異的第1及 第2渠溝的過程； 和在前述第1及第2的渠溝形成第2磊晶層爲不埋沒 前述第1及第2渠溝之厚度的過程， 和在前述磊晶晶圓的全面，形成第3外延層爲埋沒前 述第1的渠溝，而不埋沒前述第2溝的厚度的過程； 和消除前述第3的磊晶層中位於前述第1及第2渠溝 外者之同時加以平坦化以使前述第3的磊晶層表面與前述 第1磊晶層的表面大致平齊的過程； 和將前述第2的渠溝爲基準以形成半導髋積體電路的 過程者。 ------Ν---- (請先S讀背面之注$項再填寫本頁) jj ^ /S-V 經濟部中央梂準局属工消費合作社印製 本紙張尺度逋用中困國家檬率（cns >Α4规格（210x297公簸） 46 39780
TW087107644A 1997-12-02 1998-05-18 Substrate of semiconductor integrated circuit TW384541B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP33184897 1997-12-02
JP10036165A JPH11224935A (ja) 1997-12-02 1998-02-18 半導体集積回路の基板及び半導体集積回路の製造方法

Publications (1)

Publication Number Publication Date
TW384541B true TW384541B (en) 2000-03-11

Family

ID=26375211

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087107644A TW384541B (en) 1997-12-02 1998-05-18 Substrate of semiconductor integrated circuit

Country Status (6)

Country Link
US (1) US6563159B1 (zh)
JP (1) JPH11224935A (zh)
KR (1) KR100295381B1 (zh)
CN (1) CN1175492C (zh)
DE (1) DE19833951C2 (zh)
TW (1) TW384541B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072816B1 (en) * 1999-09-30 2006-07-04 International Business Machines Corporation Method and system for providing hierarchical self-checking in ASIC simulation
JP2003297954A (ja) 2002-01-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US20070045844A1 (en) * 2005-08-24 2007-03-01 Andry Paul S Alpha particle shields in chip packaging
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
WO2011064997A1 (ja) * 2009-11-26 2011-06-03 住友化学株式会社 半導体基板及び半導体基板の製造方法
JP5556206B2 (ja) * 2010-02-03 2014-07-23 株式会社デンソー 半導体基板の製造方法
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812518A (en) * 1973-01-02 1974-05-21 Gen Electric Photodiode with patterned structure
JPS55146956A (en) 1979-05-02 1980-11-15 Fujitsu Ltd Semiconductor element having function for avoiding generation of soft error due to alpha ray
JPS5814538A (ja) * 1981-07-17 1983-01-27 Fujitsu Ltd 半導体装置の製造方法
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
JPS63140567A (ja) 1986-12-01 1988-06-13 Mitsubishi Electric Corp 半導体記憶装置
JP2634163B2 (ja) * 1987-02-19 1997-07-23 三菱電機株式会社 半導体記憶装置
JPS63246861A (ja) 1987-04-02 1988-10-13 Toshiba Corp 半導体装置
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置
JPH0828424B2 (ja) 1990-11-06 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5243214A (en) 1992-04-14 1993-09-07 North American Philips Corp. Power integrated circuit with latch-up prevention
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
JP3453001B2 (ja) 1995-04-07 2003-10-06 三菱電機株式会社 半導体集積回路装置、不揮発性半導体記憶装置及びそれらの製造方法
JPH098144A (ja) 1995-06-20 1997-01-10 Toshiba Corp 半導体装置およびその製造方法
JP3528350B2 (ja) * 1995-08-25 2004-05-17 ソニー株式会社 半導体装置の製造方法
JP3624042B2 (ja) 1996-01-19 2005-02-23 キヤノン株式会社 光電変換装置

Also Published As

Publication number Publication date
DE19833951C2 (de) 2000-11-16
DE19833951A1 (de) 1999-06-17
CN1218992A (zh) 1999-06-09
US6563159B1 (en) 2003-05-13
JPH11224935A (ja) 1999-08-17
CN1175492C (zh) 2004-11-10
KR100295381B1 (ko) 2001-07-12
KR19990062454A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
TWI283446B (en) High-gain bipolar junction transistor compatible with complementary metal-oxide-semiconductor (CMOS) process and method for fabricating the same
US8252642B2 (en) Fabrication methods for radiation hardened isolation structures
Snoeys et al. A new NMOS layout structure for radiation tolerance
TWI287289B (en) Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
JP3546783B2 (ja) 半導体記憶装置及びその製造方法
US7777289B2 (en) Integrated photodiode of the floating substrate type
US9019667B2 (en) Protection device and related fabrication methods
CN101326640A (zh) 软差错率为零的cmos器件
US9502890B2 (en) Protection device and related fabrication methods
TW384541B (en) Substrate of semiconductor integrated circuit
JPH07501181A (ja) ベータ特性とパンチスルー特性を改良したバイポーラジャンクショントランジスタ
JPH02273971A (ja) 保護回路をそなえた半導体デバイス
JPH0567753A (ja) 二重構造ウエルを有する半導体装置およびその製造方法
US20120168906A1 (en) ESD Protection Device with Tunable Design Windows
TW529150B (en) Integrated circuit device used in electrostatic discharge (ESD) protection and the ESD protection circuit using the same
US9129806B2 (en) Protection device and related fabrication methods
KR100486264B1 (ko) 통합 영역을 갖는 반도체 소자 및 그 제조방법
JP2991386B2 (ja) 半導体装置の製造方法
CN104241435B (zh) 双向光控晶体闸流管芯片、光触发耦合器和固态继电器
CN111370402B (zh) 一种应用于烧结炉温控系统的静电保护器件
US6583486B2 (en) Semiconductor memory device and its method of manufacture
JPH0371673A (ja) 縦型ｍｏｓｆｅｔ
JP2011054772A (ja) 半導体装置
JP2643524B2 (ja) バイポーラ集積回路装置
US6445040B1 (en) Lateral bipolar type input/output protection device

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees