CN100456475C - 半导体器件 - Google Patents

Abstract

一种半导体器件包括彼此绝缘和分离的晶体管元件，并且这些晶体管元件依次彼此连接在地电位和预定电位之间。处于GND电位侧的晶体管元件为第一级，处于预定电位侧的晶体管元件为第n级。电阻元件或电容元件依次彼此串联连接在GND电位和预定电位之间。处于GND电位侧的电阻或电容元件为第一级，处于预定电位侧的电阻或电容元件为第n级。除了第一级晶体管元件以外的各个级晶体管元件的栅极端依次连接到连接点。从第n级晶体管元件的预定电位侧的端子抽取输出。

Description

半导体器件

技术领域

该技术领域涉及一种可适用于用于驱动反相器等的高压IC的半导体器件。

背景技术

例如在日本专利No.3384399(专利文献1)中和在H.Akiyama等人(Mitsubishi Electric Corporation)的Proc.Of ISPSD’04的第385页(非专利文献1)公开了一种用于驱动反相器等的高压IC。

图9A是示出在专利文献1中公开的电机控制反相器的电源部分的电路结构的示意图。用于驱动三相电动机Mo的电源器件(IGBT Q1至Q6和二极管D1至D6)构成桥接电路，并具有容纳在相同封装中的电源组件结构。主电源Vcc通常设置为DC 100至400V的高压。特别是，对于诸如电动车辆(EV)、混合电动车辆(HEV)等车辆的电机控制，将主电源Vcc设置为DC 650V的高压。当主电源Vcc的高电位侧用V_CCH表示，主电源Vcc的低电位侧用V_CCL表示时，为了驱动连接到V_CCH的IGBT Q1至Q3，将IGBT的栅电极的电位设置为更高的电位。因此，光耦合器(PC)或高压IC(HVIC：高压集成电路)90用于该驱动电路。驱动电路的输入/输出端(I/O：输入/输出)通常连接到微型计算机，并且反相器的整个控制都由微型计算机来执行。

图9B是示出在专利文献1中公开的在图9A中使用的高压IC(HVIC)的内部构成单元的方框图。

图9B所示的高压IC 90是由控制电路(CU：控制单元)、具有作为参考电位的低电位的GND电位的栅极驱动电路GDU(栅极驱动单元)4至6、具有作为参考电位的高电位的浮置电位的栅极驱动电路GDU1至GDU3和电平移动电路(LSU：电平移动单元)构成。控制电路CU通过输入/输出端I/O从/向微型计算机接收/发送信号，并产生控制信号，该控制信号表示图9A中的哪一个IGBT应该导通以及哪一个IGBT应该关断。栅极驱动电路GDU(栅极驱动单元)4至6驱动连接到图9A的主电源Vcc的低电位侧V_CCL的IGBT Q4至Q6。栅极驱动电路GDU1至GDU3驱动连接到图9A的主电源Vcc的高电位侧V_CCH的IGBT Q1至Q3。电平移动电路LSU用于在V_CCL电平的控制电路CU的信号与在V_CCH电平和V_CCL电平之间往返的GDU1至GDU3(SIN1至SIN3，SOUT1至SOUT3)的信号之间调节。相应地，如上所述，构成高压IC 90的电平移动电路LSU的半导体器件在V_CCH电平和V_CCL电平之间(0到650V)处理该信号，由此特别地需要耐压(大约1200V)。

如在图9B中所示的高压IC 90的情况下，在其中集成了具有不同参考电位的两个或多个电路的半导体器件中，各个具有不同参考电位的电路的形成区域通过pn结分离或者使用诸如SiO₂等介质材料的介质材料分离而彼此分开。关于使用pn结分离的高压IC，已知很容易形成寄生晶体管，因此可能引起电路故障或元件击穿。另一方面，关于使用介质材料分离的高压IC，不会产生寄生晶体管，因此不会产生诸如电路故障和元件击穿的任何问题。

图10是示出使用SOI衬底和沟槽分离的常规高压IC 91的剖面图。

在图10所示的高压IC 91中，具有掩埋氧化物膜3的SOI衬底10的SOI层1设有低电位(GND)参考电路、高电位(浮置)参考电路和电平移动电路。通过SOI衬底10的掩埋氧化物膜3和沟槽4的侧壁氧化物膜4s来绝缘分离(介质材料分离)GND参考电路、浮置参考电路和电平移动电路的各个形成区域。

在高压IC 91的电平移动电路中，要求具有高耐压的电路元件以便使低电位参考电路和高电位参考电路彼此连接。图10所示的电平移动电路形成区域的MOS型晶体管Tr_L具有SOI-RESURF结构，以便保证耐压。

如图10所示，将电平移动电路中的高电压施加到MOS型晶体管Tr_L的漏极(D)。在图10的MOS型晶体管Tr_L中，剖面中横向上的耐压由SOI-RESURF结构来保证，所述SOI-RESURF结构包括表面p型杂质层和掩埋氧化物膜3。关于剖面中纵向上的耐压，由低浓度SOI层1和掩埋氧化物膜3来分施加在漏极(D)和地(GND)之间的高压，从而使SOI层1中的电场适中，如在非专利文献1中所公开的那样。

如上所述，为了通过使用具有SOI结构的半导体衬底来实施具有高耐压的半导体器件，需要最佳地设计SOI层的浓度和厚度以及掩埋氧化物膜的厚度，从而通过将在剖面中的纵向上施加的电压分布到SOI层和掩埋氧化物膜来实现所希望的耐压。

然而，当根据这种方法实现1000V或以上的高压时，需要5μm或更厚的掩埋氧化物膜以及50μm或更厚的SOI层。另一方面，考虑到SOI衬底的弯曲等，掩埋氧化物膜的可实现厚度的上限等于大约4μm。此外，SOI层的厚度通常等于几μm到大约20μm，并且随着SOI层的厚度增加，沟槽处理负担增加。因此，对于图10的电平移动电路形成区域中的MOS型晶体管Tr_L，可实现的耐压被限制到大约600V，由此不可能保证在400V电源系统、EV车辆等中所需要的1200V的耐压。

发明内容

因此，本发明的目的是提供一种半导体器件，可以保证所需的耐压，并通过使用一般的半导体器件制造方法可以以低成本进行制造。

根据第一方案，该半导体器件包括彼此绝缘和分离的n个(n≥2)晶体管元件，并且这些晶体管元件依次彼此串联连接在地(GND)电位和预定电位之间，将处于GND电位侧的晶体管元件设置为第一级，将处于预定电位侧的晶体管元件设置为第n级，将第一级晶体管元件的栅极端设置为输入端，n个电阻元件或电容元件依次彼此串联连接在GND电位和预定电位之间，并且将处于GND电位侧的电阻或电容元件设置为第一级，将处于预定电位侧的电阻或电容元件设置为第n级，除了第一级晶体管元件以外的各个级晶体管元件的栅极端依次连接到彼此串联连接在一起的各个级电阻或电容元件之间的连接点上，并且从第n级晶体管元件的预定电位侧的端子抽取输出。

在上述半导体器件中，通过将输入信号施加于第一级晶体管元件的栅极端，从第二级到第n级的晶体管元件可以通过彼此串联连接在GND电位和预定电位之间的电阻元件而同时工作。

在该半导体器件的工作期间，GND电位和预定电位之间的电压由n个晶体管元件来分压，从第一级到第n级的各个晶体管元件的每一个都承担相应的电压范围。因而，与一个晶体管元件承担GND电位和预定电位之间的电压的情况相比，每一个晶体管元件所需的耐压基本上等于1/n。因而，甚至在通过一般的制造方法可以以成本制造并具有正常耐压的晶体管元件的情况下，通过适当地设置半导体器件中的上述晶体管元件的数量(n)，可以提供可保证整体所需高耐压的半导体器件。

如上所述，该半导体器件可以保证所需的耐压，并且可以通过使用一般的半导体器件制造方法以成本进行制造。

根据第二方案，优选在上述半导体器件中，除第一级晶体管元件以外的各个级晶体管元件的每一个栅极端通过电阻元件依次连接到彼此串联在一起的各个级电阻或电容元件之间的连接点上。根据第三方案，优选将二极管插在除第一级晶体管元件以外的各个级晶体管元件中的栅极端和GND电位侧端之间。

相应地，当将输入信号施加于第一级晶体管元件的栅极端时，可以稳定从第二级到第n级的晶体管元件的同时操作。

根据第四方案，优选在上述半导体器件中，n个晶体管元件具有相同的耐压，并且n个电阻或电容元件具有相同的电阻或电容值。

因而，由插在GND电位和预定电位之间的每一个晶体管元件分担的电压(耐压)可以相等和最小化。

根据第五方案，晶体管元件可以是MOS型晶体管元件或IGBT元件。

根据第六方案，在半导体器件中彼此绝缘和分开的n个晶体管元件形成在具有SOI结构的半导体衬底的SOI层中，所述SOI结构具有掩埋氧化物膜，并通过延伸到掩埋氧化物膜的绝缘和分离沟槽而彼此绝缘和分离。

此外，根据第七方案，当使用具有SOI结构的半导体衬底时，n个电阻或电容元件也形成在SOI层中，并通过延伸到掩埋氧化物膜的绝缘和分离沟槽而彼此绝缘和分离。

根据第八方案，优选在第六方案的半导体器件中，形成延伸到掩埋氧化物膜的n重(n-multiplexed)绝缘和分离沟槽，并且将彼此绝缘和分离的n个晶体管元件依次一个一个地设置在被n重绝缘和分离沟槽包围的各个区域中，从而使较高级晶体管元件位于较内侧。

此外，根据第九方案，优选将通过延伸到掩埋氧化物膜的绝缘和分离沟槽而彼此绝缘和分离的n个电阻或电容元件也一个一个地依次设置在被n重绝缘和分离沟槽包围的各个区域中，从而使较高级电阻或电容元件位于较内侧。

因而，根据电压从GND电位向预定电位增加，施加于被n重绝缘和分离沟槽包围的每个区域的电压相等，并且n个相应晶体管元件分担的电压范围可以从GND电位向预定电位依次移动。n重绝缘和分离沟槽中只有一个存在于相邻的隔离和分开的晶体管元件之间，由此很容易进行n个晶体管元件的连接布线，并且可以减小占据面积，从而可以使半导体器件小型化。

根据第十方案，在第六方案的半导体器件中，形成延伸到掩埋氧化物膜的(n-1)重绝缘和分离沟槽，并且将彼此绝缘和分开的n个晶体管元件一个一个地依次设置在被(n-1)重绝缘和分离沟槽分割的各个区域中，从而使较高级晶体管元件位于较内侧。

根据第十一方案，将被延伸到掩埋氧化物膜的绝缘和分离沟槽彼此绝缘和分离的n个电阻和电容元件一个一个依次设置在被(n-1)重绝缘和分离沟槽分割的各个区域中，从而使较高级电阻或电容元件位于较内侧。

在这种情况下，如在第八和第九方案的半导体器件那样，根据电压从GND电位向预定电位增加，施加于被(n-1)重绝缘和分离沟槽分隔的各个区域的电压彼此相等，并且由n个晶体管元件分担的电压范围可以依次从GND电位向预定电位移动。与第八和第九方案的半导体器件相比，绝缘和分离沟槽的数量可以减少一个，由此可以减少占据面积，从而使半导体器件小型化。

在第六到第十一方案的半导体器件中，n个晶体管元件可以是各自具有正常耐压的晶体管元件。此外，不必为了增大耐压而特别减小SOI层的杂质浓度。

因此，根据第十二方案，优选在SOI层中在掩埋氧化物膜上形成高浓度杂质层，该高浓度杂质层具有与SOI层相同的导电类型和高杂质浓度。

因而，即使发生在半导体器件周围急剧改变的电压噪声，也可以防止耗尽层从掩埋氧化物膜扩散。因而，可以在半导体器件中抑制由电压噪声等引起的故障。

根据第十三方案，优选当预定电位是正电位时，SOI层是n导电类型。

同样，根据第十四方案，半导体器件中的彼此绝缘和分离的n个晶体管元件形成在具有掩埋氧化物膜的SOI结构的半导体衬底的SOI层中的各个区域中，其中所述掩埋氧化物膜包括位于底部的氧化物膜和处在厚度方向上以便与底部的氧化物膜连续的氧化物膜，上述各个区域彼此绝缘和分离并由掩埋氧化物膜隔开。

根据第十五方案，当使用具有SOI结构的半导体衬底时，n个电阻或电容元件可以形成在具有掩埋氧化物膜的SOI结构半导体衬底的SOI层中的各个区域中，所述各个区域由掩埋氧化物膜隔开并且彼此绝缘和分开。

根据第十六方案，优选在第十四方案的半导体器件中，由掩埋氧化物膜形成n重分割区域，并且将彼此绝缘和分离的n个晶体管元件一个一个依次设置在n重分割区域中，从而使较高级晶体管元件位于较内侧。

此外，根据第十七方案，优选将形成在由掩埋氧化物膜分开并彼此绝缘和分离的各个区域中的n个电阻或电容元件一个一个依次设置在n重分割区域中，从而使较高级电阻或电容元件位于较内侧。

根据第十八方案，优选在第十四到第十七方案的半导体器件中，在SOI层中在掩埋氧化物膜上形成具有与SOI层相同的导电类型和高杂质浓度的高浓度杂质层。此外，根据第十九方案，优选当预定电位是正电位时，SOI层是n导电类型。

通过第十四到第十九方案的半导体器件所实现的效果与第六到第十三方案的半导体器件所实现的效果相同，并且省略了其说明。

根据第二十方案，半导体器件适合于反相器驱动高压IC中的电平移动电路，所述反相器驱动高压IC包括具有作为参考电位的GND电位的GND参考栅极驱动电路、具有作为参考电位的浮置电位的浮置参考栅极驱动电路、用于控制GND参考栅极驱动电路和浮置参考栅极驱动电路的控制电路、和置于控制电路和浮置参考栅极驱动电路之间并使控制电路的输入/输出信号在GND电位和浮置电位之间进行电平移动的电平移动电路。在这种情况下，预定电位是浮置电位。

根据第二十一方案，高压IC可以是用于车辆内安装型电动机的反相器驱动高压IC，或者根据第二十二方案，高压IC可以是用于车辆内安装型空调的反相器驱动高压IC。

附图简述

通过下面参照附图的详细说明使上述和其它目的、特点和优点更显而易见：

图1是根据实施例的半导体器件的基本等效电路图；

图2是示出将图1的基本等效电路图中所示的半导体器件应用于其的高压IC的示意平面图；

图3是示出图2的高压IC中的被点划线包围的电平移动电路部分和浮置参考栅极驱动电路部分细节的示意图；

图4是沿着图3的线IV-IV截取的剖面图；

图5是沿着图3的线V-V截取的剖面图；

图6是示出将电平移动电路应用于其的另一半导体器件的各个电路元件和电路元件的布置的示意图；

图7A和7B示出另一半导体器件101a，其中图7A是半导体器件101a的示意顶视图，图7B是沿着线VIIB-VIIB截取的剖面图；

图8A至8C是图7A和7B的半导体器件的修改的示意剖面图；

图9A是示出在专利文献1中公开的电机控制反相器的电源部分的电路结构的示意图，图9B是示出在图9A中使用的高压IC(HVIC)的内部结构单元的方框图；以及

图10是示出使用SOI衬底和沟槽分离的常规高压IC的示意剖面图。

优选实施例的详细说明

下面参照附图说明优选实施例。

图1是半导体器件100的基本等效电路图。

在图1的半导体器件100中，彼此绝缘和分离的n(n≥2)个晶体管元件Tr1至Trn依次彼此串联连接在地(GND)电位和预定电位Vs之间，同时将GND电位侧设置为第一级，并将预定电位Vs侧设置为第n级。晶体管元件Tr1至Trn可以是MOS(金属氧化物半导体)型晶体管元件或IGBT(绝缘栅双极晶体管)元件。当晶体管元件Tr1至Trn中的每一个是MOS型晶体管元件时，在上述结构中，将较低级MOS型晶体管元件的漏极电压施加于较高级MOS型晶体管元件的源极。

此外，n个电阻元件R1至Rn依次彼此串联连接在GND电位和预定电位Vs之间，同时将GND电位侧设置为第一级，并将预定电位Vs侧设置为第n级。弱电流流入到n个电阻元件R1至Rn中，从而将GND电位和预定电位Vs之间的电压分到各个电阻元件R1至Rn，并由其来分担。在图1中，GND电位和预定电位Vs之间的电压由各个电阻元件R1至Rn来分压，然而，相关的电压也可以由电容元件来分压。在这种情况下，可以实现减少消耗电流的效果。

不包括第一级晶体管元件Tr1的各个级的晶体管元件Tr2至Trn的栅极端依次连接到彼此串联连接在一起的各个级电阻元件R1至Rn之间的各个连接点P2至Pn上。

在图1的半导体器件100中，不包括第一级晶体管元件Tr1的各个级晶体管元件Tr2至Trn的栅极端通过电阻元件Rg2至Rgn依次连接到彼此串联连接在一起的各个级电阻元件R1至Rn之间的各个连接点P2至Pn上。同样，二极管D2至Dn中的每一个插在不包括第一级晶体管元件Tr1的各个级晶体管元件Tr2至Trn中的每个晶体管元件Tr2至Trn的栅极端和GND电位侧之间。如后面所述，当将输入信号施加于第一级晶体管元件Tr1的栅极端时，通过电阻元件Rg2至Rgn和二极管D2至Dn可以稳定第二级到第n级的晶体管元件Tr2至Trn的同时工作。

第一级晶体管元件Tr1的栅极端用作半导体器件100的输入端。半导体器件100的输出通过具有预定电阻值的电阻(未示出)从第n级晶体管元件Trn的预定电位Vs侧的端子引出。将输出信号的参考电位从输入信号的GND电位转换成预定电位Vs(电平移动)，由此在进行与输入信号反相的同时被取出。

在图1的半导体器件100中，通过向第一级晶体管元件Tr1的栅极端施加输入信号，第二级到第n级的晶体管元件Tr2至Trn通过彼此串联连接在GND电位和预定电位Vs之间的n个电阻元件R1至Rn而同时工作。就是说，在晶体管元件Tr1至Trn中的每一个是MOS型晶体管元件并将晶体管元件Tr1至Trn中的每一个的地电位侧设置在源极的情况下，当将信号电压施加于第一级晶体管元件Tr1的栅极端时，第一级晶体管元件Tr1的漏极电位降低。随着漏极电位降低，第二级晶体管元件Tr2的源极电位降低，从而使电流从连接点P2流进第二级晶体管元件Tr2的栅极和源极之间的二极管D2中。该栅极和源极被固定到齐纳电压(在这种情况下为5V)，从而第二级晶体管元件Tr2导通。重复上述相同操作，直到第n级的晶体管元件Trn以及所有晶体管元件Tr1至Trn都在极短的时间内导通为止。

在图1的半导体器件的操作中，GND电位和预定电位之间的电压由n个晶体管元件Tr1至Trn来分压，并且第一级到第n级的各个晶体管元件Tr1至Trn承担各自的电压范围。因而，与一个晶体管元件承担GND电位和预定电位Vs之间的电压的情况相比，晶体管元件Tr1至Trn中的每一个所需的耐压基本上等于1/n。相应地，通过适当地设置图1的半导体器件100中的晶体管元件的数量n，即使当通过一般制造方法以低成本制造晶体管元件并且该晶体管元件具有正常耐压时，也可以保证半导体器件中作为整体所需的高耐压。在图1的半导体器件100中，优选n个晶体管元件Tr1至Trn具有相同的耐压，并且n个电阻元件R1至Rn具有相同的电阻值。因而，可以使由插在GND电位和预定电位之间的晶体管元件Tr1至Trn分担的电压(耐压)相等和最小。

具体地说，例如，根据一般制造方法通过使用具有大约2μm厚的掩埋氧化物膜的普通SOI衬底可以很容易地形成具有大约150V耐压的MOS型晶体管元件。因而，在SOI衬底中形成通过绝缘和分离沟槽而彼此绝缘和分离的n个晶体管元件Tr1至Trn，从而形成包括彼此串联连接的n级晶体管元件的半导体器件100，由此实现了具有高耐压的半导体器件。例如，通过将具有150V耐压的晶体管元件如图1中所示那样两级、四级或八级地串联连接在一起，可以实现具有300V、600V或1200V耐压的半导体器件100。因而，不必根据耐压改变晶片结构(SOI层的厚度、掩埋氧化物膜、SOI层的杂质浓度)。此外，固定绝缘和分离沟槽的处理深度，由此即使当所需耐压等于1000V或以上时，也可以很容易地实现半导体器件。

如上所述，图1所示半导体器件100可以保证所需的耐压，并且可以通过使用一般的半导体器件制造方法以低成本来制造。

接下来，将说明图1的半导体器件100的具体应用。

图2是示出将图1的基本等效电路图中所示的半导体器件100应用于其的高压IC 110的平面图。

图2的高压IC 110是与参照图9所述的高压IC相似的反相器驱动高压IC，并且它包括具有作为参考电位的GND电位的GND参考栅极驱动电路、具有作为参考电位的浮置电位的浮置参考栅极驱动电路、用于控制GND参考栅极驱动电路和浮置参考栅极驱动电路的控制电路、以及置于控制电路和浮置参考栅极驱动电路之间并将控制电路的输入/输出信号在GND电位和浮置电位之间进行电平移动的电平移动电路。将图1所示的半导体器件100应用于图2的高压IC 110的电平移动电路。在这种情况下，将图1的预定电位Vs设置为大约1200V的正浮置电位。

图3是示出图2的高压IC 110中由点划线包围的电平移动电路部分和浮置参考栅极驱动电路部分细节的示意图，并且还示出将电平移动电路应用于其的图1的半导体器件100的各个电路元件的布置情况。图4是沿着图3的点划线IV-IV截取的剖面图，并示出每个晶体管元件的结构。图5是沿着图3的点划线V-V截取的剖面图，并且示出连接到二极管和晶体管元件的栅极的电阻元件的结构。

如图4的剖面图所示，在高压IC 110中，将电平移动电路应用于其的图1的半导体器件100中的n个晶体管元件Tr1至Trn形成在具有掩埋氧化物膜3的SOI结构半导体衬底11的n导电类型SOI层1中。n个晶体管元件Tr1至Trn是LDMOS(横向双扩散MOS)型晶体管元件，并且通过延伸到掩埋氧化物膜3的绝缘和分离沟槽4而彼此绝缘和分离。

如图5的剖面图所示，p导电类型扩散电阻器用作高压IC 110中的电阻元件Rg2至Rgn。关于电阻元件Rg2至Rgn，将SOI层1固定到处于高电位侧的相同电位上，以便抑制电位效应。当使用n导电类型扩散电阻器时，需要将SOI层1固定到处于低电位侧的相同电位上。代替扩散电阻器，还可以使用具有高电阻的体电阻器或薄膜多晶硅电阻器作为电阻元件Rg2至Rgn和电阻元件R1至Rn。

此外，在高压IC 110的半导体器件100中，如图3所示，形成延伸到掩埋氧化物膜3的n重绝缘和分离沟槽T1至Tn，并且将彼此绝缘和分离的n个晶体管元件Tr1至Trn一个一个地依次设置在由n重绝缘和分离沟槽T1至Tn包围的各个区域中，从而使处于高级的晶体管元件位于较内侧。同样，将通过延伸到掩埋氧化物膜3的绝缘和分离沟槽而彼此绝缘和分离的n个电阻元件R1至Rn、(n-1)个电阻元件Rg2至Rgn和(n-1)个二极管D2至Dn一个一个地依次设置在由n重绝缘和分离沟槽T1至Tn包围的各个区域中，从而使处于高级的电阻元件位于较内侧。因而，根据电压从GND电位向预定电位增加，施加于由n重绝缘和分离沟槽T1至Tn包围的各个区域的电压彼此相等，并且由n个晶体管元件Tr1至Trn分担的电压范围依次从GND电位向预定电位移动。n重绝缘和分离沟槽T1至Tn中只有一个存在于相邻的晶体管元件之间，并因此很容易进行n个晶体管元件Tr1至Trn的连接布线，并且可以减少占据面积，从而可以使半导体器件100最小化。

如上所述，在半导体器件100中，n个晶体管元件Tr1至Trn可以是各自具有正常耐压的晶体管元件。此外，不必为了增加耐压而减少SOI层1的杂质浓度。因此，如图4和5所示，可以在SOI层1中在掩埋氧化物膜3上形成与SOI层1为相同导电类型并具有高杂质浓度的高浓度杂质层1a，而与图10的高压IC 91不同。因而，即使当发生在半导体器件100周围急剧变化的电压噪声时，也可以抑制耗尽层从掩埋氧化物膜3扩散。相应地，可以抑制半导体器件中由电压噪声等引起的故障。例如，可以屏蔽由dV/dt变化引起的高频电位干扰的影响，其中所述dV/dt变化是与处于输出级的浮置参考栅极驱动电路的开关操作相关而发生的。

如上所述，图2至5中所示的高压IC 110可以保证1200V的耐压，并且可以适用于车辆内安装的电动机或车辆内安装的空调的反相器驱动。此外，本实施例不限于上述技术领域，也可以应用于消费者使用/工业电机控制领域。

其它实施例

图6是示出将电平移动电路应用于其的另一半导体器件100a的各个电路元件和电路元件布置的示意图。

将图6所示的半导体器件100a设计成除去图3所示的半导体器件100的n重绝缘和分离沟槽T1至Tn的最外周边上的绝缘和分离沟槽T1，并且其它电路元件和其布置与图3的半导体器件100相同。就是说，在图6的半导体器件100a中，形成延伸到掩埋氧化物膜3的(n-1)重绝缘和分离沟槽T2至Tn，并且将彼此绝缘和分离的n个晶体管元件Tr1至Trn依次一个一个地设置在由(n-1)重绝缘和分离沟槽T2至Tn分割的各个区域中，从而使较高级晶体管元件位于较内侧。同样，将通过延伸到掩埋氧化物膜3的绝缘和分离沟槽而彼此绝缘和分离的n个电阻元件R1至Rn一个一个依次设置在由(n-1)重绝缘和分离沟槽T2至Tn分割的各个区域中，从而使较高级电阻元件位于较内侧。

如在图3中所示的半导体器件100的情况那样，在图6所示的半导体器件100a中，根据电压从GND电位向预定电位增加，施加于由(n-1)重绝缘和分离沟槽T2至Tn分割的各个区域的电压彼此相等，并且由n个晶体管元件Tr1至Trn分担的电压范围从GND电位向预定电位依次移动。此外，与图3的半导体器件100相比，将绝缘和分离沟槽的数量减少了一个，由此可以减少占据面积，从而可以使半导体器件100a最小化。

在如图3至5和图6所示的半导体器件100、100a中，使用具有掩埋氧化物膜3的SOI结构半导体衬底11，并且各个元件被延伸到掩埋氧化物膜3的绝缘和分离沟槽4、T1至Tn绝缘和分离。绝缘和分离沟槽4、T1至Tn一般是通过经掩埋氧化物膜3键合硅(Si)晶片、经过抛光形成薄SOI层1、形成延伸到掩埋氧化物膜3的沟槽，然后掩埋这些沟槽而形成的。然而，半导体器件也可以通过上述方法以外的其它方法来制造，并且可以采用不同的SOI结构半导体衬底和不同的绝缘和分离方法。

图7A和7B是示出另一半导体器件101a的示意图。图7A是示出半导体器件101a的示意顶部图，图7B是沿着图7A的点划线VIIB-VIIB截取的剖面图。在图7A中，为了简化说明而简要地示出各个级的晶体管元件Ts1至Ts5。图中省略了各个级的电阻元件等。

在图7A和7B所示的半导体器件101a中，SOI结构半导体衬底12a的SOI层1由掩埋氧化物膜5分开，所述掩埋氧化物膜5包括处于底部的氧化物膜和形成在厚度方向上从而与底部的氧化物膜连续的氧化物膜(以下称为“掩埋氧化物膜”)，由此形成五重分割区域K1至K5。上述的半导体器件101a的绝缘和分离方法被称为EPIC(外延钝化集成电路)法，并且这是常规介质材料分离法(1996年，由High-performance and High-function Power Device/Power IC ResearchExpert Committee of Institute of Electrical Engineers编辑的“PowerDevice/Power IC Handbook”)。

如下形成如图7B所示的绝缘和分离结构。就是说，在将硅晶片彼此键合在一起之前，在将要用作SOI层1的硅(Si)晶片中形成V形凹槽，并氧化硅晶片的表面(形成掩埋氧化物膜5)。之后，在V形凹槽中淀积和掩埋不含杂质的多晶硅5a。然后，对多晶硅5a进行抛光，从而整平其表面，将硅晶片键合到支撑衬底6上，然后进行抛光，直到从相反侧露出掩埋氧化物膜5的尖端为止，由此完成图7B所示的绝缘和分离结构。通过在氧化表面(形成掩埋氧化物膜5)之前扩散杂质，可以在SOI层1中在掩埋氧化物膜5上形成与SOI层1相同导电类型并具有高杂质浓度的高浓度杂质层，与图4和5的情况相同。

如图7A所示，将彼此绝缘和分离的五个晶体管元件Ts1至Ts5一个一个依次设置在五重分割区域K1至K5中，从而使较高级的晶体管元件等位于较内侧，这与图6的半导体器件100a的情况相同。图7B所示的绝缘和分离结构用于晶体管元件Ts1至Ts5的绝缘和分离。关于彼此绝缘和分离的各个级的电阻元件(未示出)，它们一个一个依次设置在五重分割区域K1至K5中，从而使较高级的电阻元件等位于较内侧。因而，在图7A和7B所示的半导体器件101a中，可以保证任何所需耐压，并且通过使用一般半导体器件制造方法可以以低成本制造半导体器件，这与图3至5和图6所示的半导体器件100、100a的情况相同。

图8A至8C示出图7A和7B的半导体器件101a的修改，并且是半导体器件101b至101d的示意剖面图。在图8A至8C的半导体器件101b至101d中，与图7A和7B的半导体器件101a相同的元件用相同的参考标记表示。半导体器件101b至101d的顶部图与图7A的相同。

在用于图8A的半导体器件101b的SOI结构半导体衬底12b中，将在键合之前通过氧化多晶硅5a的表面形成的氧化物膜5b加到图7B所示的SOI结构半导体衬底12a中。因而，确实进行SOI层1和支撑衬底6的绝缘和分离，并且可以在图8A的半导体器件101b中确实浮置支撑衬底6一侧的电位。

在用于图8B的半导体器件101c的SOI结构半导体衬底12c中，通过CVD淀积氧化硅膜5c来代替多晶硅5a，从而用氧化硅膜5c掩埋V形凹槽。相应地，也可以确实进行SOI层1和支撑衬底6的绝缘和分离，并且可以在图8B的半导体器件101C中确实浮置支撑衬底6一侧的电位。

在用于图8C的半导体器件101d的SOI结构半导体衬底12d中，设计掩埋氧化物膜5使其具有预定膜厚(例如，对于1200V的耐压，膜厚为3μm或以上)，并且将掺杂有杂质的多晶硅5d淀积和掩埋在V形凹槽中，这与图7B的半导体器件101a不同。图8C的半导体器件101d的结构对于支撑衬底6一侧的电位固定到GND的情况是有效的并被使用。

图2至5所示的半导体器件100是使用了其中SOI层1是n导电类型的SOI结构半导体衬底11的半导体器件。然而，半导体器件不限于这种半导体器件，也可以是使用其中SOI层1是p导电类型的SOI结构半导体衬底的半导体器件。在这种情况下，上述实施例的各个图的导电类型是相反的。

在图2至8所示的半导体器件100中，使用由氧化物膜形成的绝缘膜作为掩埋氧化物膜3和5。代替氧化物膜，可以使用诸如像Si3N4等的氮化物膜、绝缘碳化物膜或其组合膜等任何材料作为绝缘膜。

此外，将图2至5所示的半导体器件100应用于反相器驱动高压IC的电平移动电路，所述反相器驱动高压IC包括GND参考栅极驱动电路、浮置参考栅极驱动电路、控制电路和电平移动电路。然而，半导体器件不限于这种半导体器件，也可以应用于需要高耐压的任何半导体器件，对于高耐压需要地(GND)电位和预定电位之间的电平移动。

Claims (20)

1、一种半导体器件(100、100a、101a-101d)，包括：

彼此绝缘和分离的n个(n≥2)晶体管元件(Tr1-Trn)，其中将所述n个晶体管元件依次彼此串联连接在地电位和预定电位之间，其中将处于GND电位侧的晶体管元件(Tr1)设置为第一级，处于预定电位侧的晶体管元件(Trn)设置为第n级，其中将第一级晶体管元件的栅极端设置为输入端；以及

彼此绝缘和分离的n个第一电阻元件或电容元件(R1-Rn)，其中将所述n个第一电阻元件或电容元件依次彼此串联连接在GND电位和预定电位之间，其中将处于GND电位侧的第一电阻元件或电容元件(R1)设置为第一级，处于预定电位侧的第一电阻元件或电容元件(Rn)设置为第n级，其中除了所述第一级晶体管元件以外的各个级晶体管元件的栅极端从GND电位侧到预定电位侧依次连接到从GND电位侧到预定电位侧彼此串联连接在一起的各个级第一电阻元件或电容元件(R1-Rn)之间的连接点(P2-Pn)上，其中从第n级晶体管元件(Trn)的预定电位侧(Rn)的端子抽取输出，

其中所述晶体管元件(Tr1-Trn)形成在具有SOI结构的半导体衬底(11)的SOI层中，该SOI结构具有掩埋氧化物膜(3)，并通过延伸到所述掩埋氧化物膜(3)的绝缘和分离沟槽(T1-Tn)而彼此绝缘和分离，

其中形成延伸到所述掩埋氧化物膜的n重绝缘和分离沟槽(T1-Tn)，并且将彼此绝缘和分离的所述n个晶体管元件(Tr1-Trn)依次一个一个地设置在由所述n重绝缘和分离沟槽包围的各个区域中，从而较高级的晶体管元件位于较内侧。

2、根据权利要求1所述的半导体器件(100、100a、101a-101d)，其中除了所述第一级晶体管元件(Tr1)以外的所述各个级晶体管元件(Tr2-Trn)的所述栅极端从GND电位侧到预定电位侧通过第二电阻元件(Rg2-Rgn)依次连接到从GND电位侧到预定电位侧彼此串联连接在一起的所述各个级第一电阻元件或电容元件(R1-Rn)之间的所述连接点(P2-Pn)上。

3、根据权利要求1所述的半导体器件(100、100a、101a-101d)，其中将二极管(D2-Dn)插在除了所述第一级晶体管元件(Tr1)以外的所述各个级晶体管元件(Tr2-Trn)中的每一个中的所述栅极端和所述GND电位侧端之间。

4、根据权利要求1所述的半导体器件(100、100a、101a-101d)，其中所述晶体管元件(Tr1-Trn)中的每一个具有相同的耐压，并且所述第一电阻元件或电容元件(R1-Rn)具有相同的电阻或电容值。

5、根据权利要求1所述的半导体器件(100、100a、101a-101d)，其中所述晶体管元件(Tr1-Trn)是MOS型晶体管元件或IGBT元件。

6、根据权利要求1所述的半导体器件(100)，其中所述第一电阻元件或电容元件(R1-Rn)形成在具有所述掩埋氧化物膜(3)的所述SOI结构半导体衬底(11)的所述SOI层中，并通过延伸到所述掩埋氧化物膜(3)的所述绝缘和分离沟槽(T1-Tn)而彼此绝缘和分离。

7、根据权利要求1所述的半导体器件(100)，其中所述n个第一电阻元件或电容元件(R1-Rn)形成在具有所述掩埋氧化物膜(3)的所述SOI结构半导体衬底(11)的所述SOI层(1)中，并由延伸到所述掩埋氧化物膜的绝缘和分离沟槽(T1-Tn)来彼此绝缘和分离，将彼此绝缘和分离的所述n个第一电阻元件或电容元件依次一个一个设置在由所述n重绝缘和分离沟槽包围的所述各个区域中，从而使较高级的第一电阻或电容元件位于较内侧。

8、一种半导体器件(100、100a、101a-101d)，包括：

彼此绝缘和分离的n个(n≥2)晶体管元件(Tr1-Trn)，其中将所述n个晶体管元件依次彼此串联连接在地电位和预定电位之间，其中将处于GND电位侧的晶体管元件(Tr1)设置为第一级，处于预定电位侧的晶体管元件(Trn)设置为第n级，其中将第一级晶体管元件的栅极端设置为输入端；以及

彼此绝缘和分离的n个第一电阻元件或电容元件(R1-Rn)，其中将所述n个第一电阻元件或电容元件依次彼此串联连接在GND电位和预定电位之间，其中将处于GND电位侧的第一电阻元件或电容元件(R1)设置为第一级，处于预定电位侧的第一电阻元件或电容元件(Rn)设置为第n级，其中除了所述第一级晶体管元件以外的各个级晶体管元件的栅极端从GND电位侧到预定电位侧依次连接到从GND电位侧到预定电位侧彼此串联连接在一起的各个级第一电阻元件或电容元件(R1-Rn)之间的连接点(P2-Pn)上，其中从第n级晶体管元件(Trn)的预定电位侧(Rn)的端子抽取输出，

其中所述晶体管元件(Tr1-Trn)形成在具有SOI结构的半导体衬底(11)的SOI层中，该SOI结构具有掩埋氧化物膜(3)，并通过延伸到所述掩埋氧化物膜(3)的绝缘和分离沟槽(T1-Tn)而彼此绝缘和分离，

其中形成延伸到所述掩埋氧化物膜(3)的n-1重绝缘和分离沟槽(T2-Tn)，并且将彼此绝缘和分开的所述n个晶体管元件(TR1-TRn)依次一个一个地设置在由所述n-1重绝缘和分离沟槽分割的各个区域中，从而使较高级的晶体管元件位于较内侧。

9、根据权利要求8所述的半导体器件(100a)，其中所述n个第一电阻元件或电容元件(R1-Rn)形成在具有所述掩埋氧化物膜(3)的所述SOI结构半导体衬底(11)的所述SOI层(1)中，并由延伸到所述掩埋氧化物膜(3)的绝缘和分离沟槽(T2-Tn)来彼此绝缘和分离，将彼此绝缘和分离的所述n个第一电阻元件或电容元件(R1-Rn)依次一个一个设置在由所述n-1重绝缘和分离沟槽(T2-Tn)分割的所述各个区域中，从而使较高级的第一电阻元件或电容元件位于较内侧。

10、根据权利要求1和7至9中任一项所述的半导体器件(100、100a、101a-101d)，其中在所述SOI层(1)与所述掩埋氧化物膜(3)之间形成高浓度杂质层(1a)，该高浓度杂质层具有与所述SOI层(1)相同的导电类型和高杂质浓度。

11、根据权利要求1至2和7至9中任一项所述的半导体器件(100、100a、101a-101d)，其中所述SOI层(1)是n导电类型。

12、一种半导体器件(100、100a、101a-101d)，包括：

彼此绝缘和分离的n个(n≥2)晶体管元件(Tr1-Trn)，其中将所述n个晶体管元件依次彼此串联连接在地电位和预定电位之间，其中将处于GND电位侧的晶体管元件(Tr1)设置为第一级，处于预定电位侧的晶体管元件(Trn)设置为第n级，其中将第一级晶体管元件的栅极端设置为输入端；以及

彼此绝缘和分离的n个第一电阻元件或电容元件(R1-Rn)，其中将所述n个第一电阻元件或电容元件依次彼此串联连接在GND电位和预定电位之间，其中将处于GND电位侧的第一电阻元件或电容元件(R1)设置为第一级，处于预定电位侧的第一电阻元件或电容元件(Rn)设置为第n级，其中除了所述第一级晶体管元件以外的各个级晶体管元件的栅极端从GND电位侧到预定电位侧依次连接到从GND电位侧到预定电位侧彼此串联连接在一起的各个级第一电阻元件或电容元件(R1-Rn)之间的连接点(P2-Pn)上，其中从第n级晶体管元件(Trn)的预定电位侧(Rn)的端子抽取输出，

其中所述n个晶体管元件(Ts1至Ts5)形成在具有掩埋氧化物膜(5)的SOI结构的半导体衬底(12a-12d)的SOI层(1)中的各个区域(K1至K5)中，其中所述掩埋氧化物膜(5)包括位于底部的氧化物膜和位于厚度方向上以便与底部的所述氧化物膜连续的氧化物膜，所述各个区域彼此绝缘和分离并由所述掩埋氧化物膜隔开，

其中由所述掩埋氧化物膜(5)形成n重分割区域(K1-K5)，将并且彼此绝缘和分离的所述n个晶体管元件依次一个一个地设置在所述n重分割区域中，从而使较高级的晶体管元件位于较内侧。

13、根据权利要求12所述的半导体器件(101a-101d)，其中所述第一电阻元件或电容元件依次一个一个地形成在由所述掩埋氧化物膜分割的所述各个区域中，并在具有所述掩埋氧化物膜的所述SOI结构半导体衬底(12a-12d))的所述SOI层(1)中彼此绝缘和分离。

14、根据权利要求12所述的半导体器件(101a-101d)，其中所述n个第一电阻元件或电容元件形成在具有所述掩埋氧化物膜(5)的所述SOI结构半导体衬底(12a)的所述SOI层(1)中的所述各个区域中，所述各个区域由所述掩埋氧化物膜隔开并彼此绝缘和分离，并且将彼此绝缘和分离的所述n个第一电阻元件或电容元件依次一个一个地设置在所述n重分割区域中，从而使较高级的第一电阻元件或电容元件位于较内侧。

15、根据权利要求12所述的半导体器件(101a-101d)，其中在所述SOI层(1)与所述掩埋氧化物膜(5)之间形成具有与所述SOI层(1)相同的导电类型和高杂质浓度的高浓度杂质层。

16、根据权利要求12至15中任一项所述的半导体器件(101a-101d)，其中所述SOI层是n导电类型。

17、根据权利要求1至2、7至9和15中任一项所述的半导体器件(100、100a、101a-101d)，其中所述半导体器件适用于反相器驱动高压IC中的电平移动电路，所述反相器驱动高压IC包括具有作为参考电位的GND电位的GND参考栅极驱动电路、具有作为参考电位的浮置电位的浮置参考栅极驱动电路、用于控制GND参考栅极驱动电路和浮置参考栅极驱动电路的控制电路、以及置于所述控制电路和所述浮置参考栅极驱动电路之间并使所述控制电路的输入和/或输出信号在所述GND电位和所述浮置电位之间进行电平移动的电平移动电路，将所述预定电位设置为所述浮置电位。

18、根据权利要求17所述的半导体器件(100、100a、101a-101d)，其中所述高压IC是用于车载型电动机的反相器驱动高压IC。

19、根据权利要求17所述的半导体器件(100、100a、101a-101d)，其中所述高压IC是用于车载型空调的反相器驱动高压IC。

20、一种半导体器件(100、100a、101a-101d)，包括彼此绝缘和分离的n个(n≥2)晶体管元件(Tr1-Trn)，其中将所述n个晶体管元件依次彼此串联连接在地电位和预定电位之间，其中将处于GND电位侧的晶体管元件(Tr1)设置为第一级，处于预定电位侧的晶体管元件(Trn)设置为第n级，

其中形成延伸到所述掩埋氧化物膜的n重绝缘和分离沟槽(T1-Tn)，并且将彼此绝缘和分离的所述n个晶体管元件(Tr1-Trn)依次一个一个地设置在由所述n重绝缘和分离沟槽包围的各个区域中，从而较高级的晶体管元件位于较内侧。

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