TWI587507B

TWI587507B - 半導體裝置及其製造方法

Info

Publication number: TWI587507B
Application number: TW104130544A
Authority: TW
Inventors: 劉哲孝; 吳信霖; 王琮玄; 周永隆; 李家豪; 廖志成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2015-09-16
Filing date: 2015-09-16
Publication date: 2017-06-11
Also published as: TW201712862A

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種具有汲極區之半導體裝置及其製造方法。

半導體積體電路工業在過去數十年間經歷了快速的成長。半導體材料與設計技術的進步使得電路越來越小也越來越複雜。由於相關製程技術的進步，使得上述材料與設計方面的進步得以實現。在半導體發展的歷程中，由於能夠可靠地製造出的最小元件的尺寸越來越小，所以單位面積上可互連的元件數量越來越多。

半導體積體電路工業已做出了許多發展以致力於元件尺寸的縮小。然而，當最小元件的尺寸縮小時，許多挑戰隨之而生。然而，而目前的半導體積體裝置並非各方面皆令人滿意。

因此，業界仍須一種具有更高結構穩定度之半導體裝置的製造方法。

本揭露提供一種半導體裝置，包括：基板，包括第一導電型井區；閘極結構，設於基板之主表面上；輕摻雜汲極區及輕摻雜源極區，其中輕摻雜汲極區及輕摻雜源極區係分別設於閘極結構之兩相反側的第一導電型井區中，且輕摻雜汲極區及輕摻雜源極區具有第二導電型，第二導電型與第一導電型不同；第二導電型第一摻雜區，設於輕摻雜汲極區中，其中第二導電型第一摻雜區具有第二導電型，且第二導電型第一摻雜區之摻雜濃度小於輕摻雜汲極區之摻雜濃度；間隔物，設於閘極結構之兩相反側；重摻雜源極區，設於輕摻雜源極區中，其中重摻雜源極區具有第二導電型；以及重摻雜汲極區，設於第二導電型第一摻雜區中，其中重摻雜汲極區具有第二導電型。

本揭露更提供一種半導體裝置之製造方法，包括：提供基板，其中基板包括第一導電型井區；形成閘極結構於基板之主表面上；形成輕摻雜汲極區及輕摻雜源極區，其中輕摻雜汲極區及輕摻雜源極區係分別設於閘極結構之兩相反側的第一導電型井區中，且輕摻雜汲極區及輕摻雜源極區具有第二導電型，第二導電型與第一導電型不同；形成第二導電型第一摻雜區於輕摻雜汲極區中，其中第二導電型第一摻雜區具有第二導電型，且第二導電型第一摻雜區之摻雜濃度小於輕摻雜汲極區之摻雜濃度；形成間隔物於閘極結構之兩相反側；形成重摻雜源極區於輕摻雜源極區中，其中重摻雜源極區具有第二導電型；以及形成重摻雜汲極區於第二導電型第一摻雜區中，其中重摻雜汲極區具有第二導電型。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

102‧‧‧基板

102S‧‧‧主表面

104‧‧‧第一導電型井區

106‧‧‧閘極結構

106A‧‧‧閘極介電層

106B‧‧‧閘極電極

108A‧‧‧輕摻雜汲極區

108AS‧‧‧邊緣

108B‧‧‧第二導電型第一摻雜區

108BS‧‧‧邊緣

108C‧‧‧重摻雜汲極區

110A‧‧‧輕摻雜源極區

110AS‧‧‧邊緣

110B‧‧‧第二導電型第二摻雜區

110BS‧‧‧邊緣

110C‧‧‧重摻雜源極區

112‧‧‧間隔物

200‧‧‧半導體裝置

3-3‧‧‧線段

S1‧‧‧側邊

S2‧‧‧側邊

第1A圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1B圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1C圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1D圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1E圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第1F圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第2A圖係顯示根據本揭露另一實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第2B圖係顯示根據本揭露另一實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第3圖係本揭露實施例之衝擊離子化之分析圖。

第4圖係本揭露實施例之閘極電壓對基板電流之分析圖。

以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，圖式之元件或裝置可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。需了解的是，本揭露之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露之特徵。

在本揭露中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

應注意的是，在後文中「基底」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基底表示之。此外，「基底表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。

一般而言，當半導體裝置之尺寸縮小時，裝置中因熱載子效應(hot carrier effect)所產生之基板電流(substrate current)會增加。此基板電流會損壞裝置中的元件，造成半導體裝置之結構穩定度降低。

本揭露實施例係藉由在輕摻雜汲極區中形成一摻雜濃度比此輕摻雜汲極區更低之摻雜區，使裝置中位於輕摻雜汲極區與基板之井區之間的空乏區之面積增加。而此空乏區面積之增加可使裝置中單位寬度內的電場變化率下降，並藉此降低因熱載子效應所產生之基板電流。因此，可降低基板電流對半導體裝置中的元件(例如閘極介電層)的損壞，並藉此提高半導體裝置之結構穩定度。

首先，參見第1A圖，第1A圖係顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1A圖所示，首先提供一基板102，此基板102包括第一導電型井區104。

此基板102可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAa)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator)。

此第一導電型井區104可藉由離子佈植步驟形成。例如，在一些實施例中，當此第一導電型為P型時，可於基板102中預定形成此第一導電型井區104之區域佈植硼離子或銦離子。在一些實施例中，此第一導電型井區104之摻雜濃度可為約10¹⁶/cm³至約10¹⁸/cm³，例如為約10¹⁷/cm³。

接著，參見第1B圖，該圖顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1B圖所示，形成閘極結構106於基板102之主表面102S上(亦即形成於第一導電型井區104上)。此閘極結構106包括閘極介電層106A與閘極電極106B。在一實施例中，可先依序毯覆性沈積一介電材料層以及位於其上之導電材料層於基板102之主表面102S上，再將此介電材料層及導電材料層經微影與蝕刻製程分別圖案化以形成閘極介電層106A及閘極電極106B。

上述介電材料層(用以形成閘極介電層106A)可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃 (PSG)、旋塗式玻璃(SOG)、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。例如，在一些實施例中，此介電材料層(用以形成閘極介電層106A)例如可為電漿化學氣相沈積法(PE-CVD)所形成之氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度電漿所沈積的氧化矽(HDP-SiO₂)、臭氧-四乙氧基矽烷(O₃-TEOS)所沈積的氧化矽等。

前述導電材料層之材料(亦即閘極電極106B之材料)可為複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~575℃之間沈積而製得複晶矽導電材料層，其厚度範圍可為約1000Å至約5000Å。

此外，閘極電極106B之頂部可更包括一金屬矽化物層(未繪示)，此金屬矽化物可包括但不限於矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鉭(tantalum silicide)、矽化鉑(platinum silicide)以及矽化鉺(erbium silicide)。

接著，參見第1C圖，該圖顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1C圖所示，形成輕摻雜汲極區108A及輕摻雜源極區110A，此輕摻雜汲極區108A及輕摻雜源極區110A係分別設於閘極結構106之兩相反側S1及S2的第一導電型井區104中。此輕摻雜汲極區108A及輕摻雜源極區110A具有第二導電型，且此第二導電型與第一導電型不同。

在一些實施例中，當此第二導電型為N型時，可於基板102中預定形成輕摻雜汲極區108A及輕摻雜源極區110A之區域佈植磷離子或砷離子以形成此輕摻雜汲極區108A及輕摻雜源極區110A。

此外，此輕摻雜汲極區108A及輕摻雜源極區110A係自基板102之主表面102S延伸入第一導電型井區104中。且在一些實施例中，此輕摻雜汲極區108A之摻雜濃度可為約10¹⁶/cm³至約10¹⁸/cm³，例如為約10¹⁷/cm³，而此輕摻雜源極區110A之摻雜濃度亦可為約10¹⁶/cm³至約10¹⁸/cm³，例如為約10¹⁷/cm³。

接著，參見第1D圖，該圖顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1D圖所示，形成第二導電型第一摻雜區108B於輕摻雜汲極區108A中，此第二導電型第一摻雜區108B具有第二導電型，且第二導電型第一摻雜區108B之摻雜濃度小於輕摻雜汲極區108A之摻雜濃度。

在一些實施例中，當此第二導電型為N型時，可於基板102中預定形成第二導電型第一摻雜區108B之區域佈植例如為硼離子或銦離子之P型摻質(第一導電型摻質)以形成此第二導電型第一摻雜區108B。

在一些實施例中，此第二導電型第一摻雜區108B之摻雜濃度可為約10¹⁵/cm³至約10¹⁷/cm³，例如為約10¹⁶/cm³。需注意的是，此處所指之第二導電型第一摻雜區108B之摻雜濃度係指此區域中第二導電型摻質之等效濃度。亦即，此第二導電型第一摻雜區108B之摻雜濃度為原本輕摻雜汲極區108A之第二導電型摻質的摻雜濃度減去在形成第二導電型第一摻雜區108B之步驟中所佈植之第一導電型摻質的濃度。

此外，在一些實施例中，如第1D圖所示，此第二導電型第一摻雜區108B係自基板102之主表面102S延伸入輕摻雜汲極區108A中。且在一些實施例中，輕摻雜汲極區108A與第二導電型第一摻雜區108B皆延伸至閘極結構106下方之第一導電型井區104中。

此外，在一些實施例中，如第1D圖所示，輕摻雜汲極區108A完全包圍第二導電型第一摻雜區108B。易言之，除基板102之主表面102S及側壁外，此第二導電型第一摻雜區108B之邊緣108BS不接觸輕摻雜汲極區108A之邊緣108AS。

接著，參見第1E圖，該圖顯示根據本揭露某些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1E圖所示，形成間隔物112於閘極結構106之兩相反側S1及S2。此間隔物112的材質可為氧化矽/氮化矽/氧化矽(ONO)、氮化矽/氧化矽(NO)、氧化矽或氮化矽等。此間隔物112可使用前述化學氣相沉積(CVD)法形成。

接著，參見第1F圖，該圖顯示根據本揭露某些實施例所述之半導體裝置100之製造方法其中一步驟之半導體裝置100之剖面圖。如第1F圖所示，形成重摻雜源極區110C於輕摻雜源極區110A中，並形成重摻雜汲極區108C於第二導電型第一摻雜區108B中。此重摻雜源極區110C與重摻雜汲極區 108C具有第二導電型。

在一些實施例中，當此第二導電型為N型時，可於基板102中預定形成重摻雜源極區110C與重摻雜汲極區108C之區域佈植磷離子或砷離子以形成此重摻雜源極區110C與重摻雜汲極區108C。

此外，在一些實施例中，如第1F圖所示，此重摻雜源極區110C與重摻雜汲極區108C係自基板102之主表面102S分別延伸入輕摻雜源極區110A與第二導電型第一摻雜區108B中。且在一些實施例中，重摻雜源極區110C與重摻雜汲極區108C皆延伸至間隔物112下方之第一導電型井區104中，但不延伸至閘極結構106下方之第一導電型井區104中。

此外，在一些實施例中，如第1F圖所示，第二導電型第一摻雜區108B完全包圍重摻雜汲極區108C。

在一些實施例中，此重摻雜汲極區108C之摻雜濃度可為約10¹⁹/cm³至約10²¹/cm³，例如為約10²⁰/cm³。而此重摻雜源極區110C之摻雜濃度亦可為約10¹⁹/cm³至約10²¹/cm³，例如為約10²⁰/cm³。易言之，重摻雜汲極區108C之摻雜濃度大於輕摻雜汲極區108A之摻雜濃度，而輕摻雜汲極區108A之摻雜濃度大於第二導電型第一摻雜區108B之摻雜濃度。

本揭露實施例之半導體裝置100係藉由在輕摻雜汲極區108A中形成一摻雜濃度比此輕摻雜汲極區108A更低之第二導電型第一摻雜區108B，使裝置中位於輕摻雜汲極區108A與基板之第一導電型井區104之間的空乏區之面積增加。而此空乏區面積之增加可使半導體裝置100中單位寬度內的電場變化率下降，並藉此降低因熱載子效應所產生之基板電流。因此，可降低基板電流對半導體裝置中的元件(例如閘極介電層106A)的損壞，並藉此提高半導體裝置100之結構穩定度。

在一些實施例中，第二導電型第一摻雜區108B之摻雜濃度為輕摻雜汲極區108A之摻雜濃度之約0.8-0.001倍，例如為約0.08-0.03倍。需注意的是，若此第二導電型第一摻雜區108B之摻雜濃度過高，例如高於輕摻雜汲極區108A之摻雜濃度之約0.8倍，則此第二導電型第一摻雜區108B無法有效擴大空乏區。然而，若此第二導電型第一摻雜區108B之摻雜濃度過低，例如低於輕摻雜汲極區108A之摻雜濃度之約0.001倍，則會造成半導體裝置100之內電阻增加。

繼續參見第1F圖，本揭露實施例提供一半導體裝置100，此半導體裝置100包括基板102，而基板102包括第一導電型井區104。此半導體裝置100更包括設於基板102之主表面102S上之閘極結構106，以及輕摻雜汲極區108A及輕摻雜源極區110A，此輕摻雜汲極區108A及輕摻雜源極區110A係分別設於閘極結構106之兩相反側S1及S2的第一導電型井區104中，且此輕摻雜汲極區108A及輕摻雜源極區110A具有第二導電型，第二導電型與第一導電型不同。

此半導體裝置100更包括設於輕摻雜汲極區108A中之第二導電型第一摻雜區108B，此第二導電型第一摻雜區108B具有第二導電型，且第二導電型第一摻雜區108B之摻雜濃度小於輕摻雜汲極區108A之摻雜濃度。

此半導體裝置100更包括設於閘極結構106之兩相反側S1及S2之間隔物112。此半導體裝置100更包括設於輕摻雜源極區110A中之重摻雜源極區110C以及設於第二導電型第一摻雜區108B中之重摻雜汲極區108C。此重摻雜汲極區108C及重摻雜源極區110C具有第二導電型。

應注意的是，除上述第1A-1F圖所示之實施例以外，本揭露之半導體裝置100可更包括設於輕摻雜源極區中的第二導電型第二摻雜區，如第2A-2B圖之實施例所示。本揭露之範圍並不以第1A-1F圖所示之實施例為限。此部分將於後文詳細說明。

應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。

參見第2A圖，該圖顯示根據本揭露另一實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第2A圖所示，在形成間隔物之前，可先形成第二導電型第二摻雜區110B於輕摻雜源極區110A中，此第二導電型第二摻雜區110B具有第二導電型。接著，可再藉由類似前述第1E-1F圖之步驟，形成第2B圖所示之半導體裝置200。

在一些實施例中，當此第二導電型為N型時，可於基板102中預定形成第二導電型第二摻雜區110B之區域佈植例如為硼離子或銦離子之P型摻質(第一導電型摻質)以形成此第二導電型第二摻雜區110B。

此外，如第2B圖所示，重摻雜源極區110C係設於第二導電型第二摻雜區110B中。此外，在一些實施例中，重摻雜源極區110C之摻雜濃度大於輕摻雜源極區110A之摻雜濃度，而輕摻雜源極區110A之摻雜濃度大於第二導電型第二摻雜區110B之摻雜濃度。

藉由於輕摻雜源極區110A中形成此第二導電型第二摻雜區110B，可更進一步降低裝置之基板電流，提升裝置之結構穩定度。

在一些實施例中，此第二導電型第二摻雜區110B之摻雜濃度可為約10¹⁵/cm³至約10¹⁷/cm³，例如為約10¹⁶/cm³。此外，在一些實施例中，第二導電型第二摻雜區110B之摻雜濃度為輕摻雜源極區110A之摻雜濃度之0.8-0.001倍，例如為約0.08-0.03倍。需注意的是，此處所指之第二導電型第二摻雜區110B之摻雜濃度係指此區域中第二導電型摻質之等效濃度。亦即，此第二導電型第二摻雜區110B之摻雜濃度為原本輕摻雜源極區110A之第二導電型摻質的摻雜濃度減去在形成第二導電型第二摻雜區110B之步驟中所佈植之第一導電型摻質的濃度。

需注意的是，若此第二導電型第二摻雜區110B之摻雜濃度過高，例如高於輕摻雜源極區110A之摻雜濃度之約0.8倍，則此第二導電型第二摻雜區110B無法有效擴大空乏區。然而，若此第二導電型第二摻雜區110B之摻雜濃度過低，例如低於輕摻雜源極區110A之摻雜濃度之約0.001倍，則會造成半導體裝置100之內電阻增加。

此外，在一些實施例中，如第2B圖所示，此第二導電型第二摻雜區110B係自基板102之主表面102S延伸入輕摻雜源極區110A中。且在一些實施例中，輕摻雜源極區110A與第二導電型第二摻雜區110B皆延伸至閘極結構106下方之第一導電型井區104中。

此外，在一些實施例中，如第2B圖所示，輕摻雜源極區110A完全包圍第二導電型第二摻雜區110B。易言之，除基板102之主表面102S及側壁外，此第二導電型第二摻雜區110B之邊緣110BS不接觸輕摻雜源極區110A之邊緣110AS。

易言之，第2B圖所示之實施例與前述第1F圖之實施例之差別在於半導體裝置200更包括設於輕摻雜源極區110A中之第二導電型第二摻雜區110B，且重摻雜源極區110C係設於此第二導電型第二摻雜區110B中。此外，在一些實施例中，如第2B圖所示，第二導電型第二摻雜區110B完全包圍重摻雜源極區110C。

第3圖顯示第1F圖實施例之半導體裝置100之線段3-3處之衝擊離子化之模擬分析圖。此衝擊離子化(impact ionization)即表示上述熱載子效應(hot carrier effect)及由此效應產生之基板電流之程度。第3圖之橫軸方向及表示線段3-3之方向，而縱軸表示衝擊離子化(亦即熱載子效應)之程度。

此外，第3圖之實線表示未形成有上述第二導電型第一摻雜區及第二導電型第二摻雜區之比較例，而第3圖之虛線表示形成有設於輕摻雜汲極區中之第二導電型第一摻雜區的實施例。如第3圖所示，於輕摻雜汲極區中形成第二導電型第一摻雜區可大幅降低基板電流，並可藉此提高半導體裝置之結構穩定度。

第4圖係本揭露實施例之閘極電壓對基板電流之模擬分析圖，其中第4圖之實線表示未形成有上述第二導電型第一摻雜區及第二導電型第二摻雜區之比較例，而第4圖之虛線表示形成有設於輕摻雜汲極區中之第二導電型第一摻雜區的實施例。如第4圖所示，於輕摻雜汲極區中形成第二導電型第一摻雜區可大幅降低基板電流，並藉此提高半導體裝置之結構穩定度。

此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。

綜上所述，本揭露實施例之半導體裝置係藉由在輕摻雜汲極區中形成一摻雜濃度比此輕摻雜汲極區更低之第二導電型第一摻雜區，使裝置中位於輕摻雜汲極區與基板之第一導電型井區之間的空乏區之面積增加。而此空乏區面積之增加可使半導體裝置中單位寬度內的電場變化率下降，並藉此降低因熱載子效應所產生之基板電流。因此，可降低基板電流對半導體裝置中的元件(例如閘極介電層)的損壞，並藉此提高半導體裝置之結構穩定度。此外，本揭露實施例之半導體裝置藉由於輕摻雜源極區中形成第二導電型第二摻雜區，可更進一步降低裝置之基板電流，提升裝置之結構穩定度。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之半導體裝置及其製造方法並不僅限於第1A-2B圖所圖示之狀態。本揭露可以僅包括第1A-2B圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之半導體裝置及其製造方法中。

此外，雖然前文舉出各個摻雜區於某些實施例之摻雜濃度。然而，本領域具有通常知識者可瞭解的是，各個摻雜區之摻雜濃度可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，各個摻雜區之摻雜濃度可技術內容重新評估，而不受限於在此所舉之實施例。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。