CN106783629B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。该半导体装置包括：衬底，且衬底包括：高电位区；低电位区；及隔离区，包括电位转换区以及连接区；外延层；第一导电型第一底掺杂区，设于连接区中；第一导电型第一顶掺杂区，设于连接区中，且直接接触第一导电型第一底掺杂区；至少一个第二导电型第一掺杂区，设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中；第一导电型体区；第一导电型掺杂区；源极区；漏极区；栅极电极；源极电极；及漏极电极。

Description

半导体装置及其制造方法
技术领域
本发明是有关于半导体装置及其制造方法，且特别是有关于一种高压半导体装置及其制造方法。
背景技术
高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置可例如为垂直式扩散金属氧化物半导体(vertically diffused metal oxidesemiconductor，VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metaloxide semiconductor，LDMOS)晶体管。高压装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
一般在制造此高压半导体装置时，会希望此高压半导体装置具有较大的击穿电压(punch through voltage)以及较大的结击穿电压(junction breakdown voltage)。然而，通常击穿电压与结击穿电压之间具有抵换(trade-off)的关系。亦即，当击穿电压提高时，结击穿电压会降低，反之，当结击穿电压提高时，击穿电压会降低。
因此，业界亟须一种可大幅提高击穿电压，同时不影响或仅稍微影响结击穿电压的高压半导体装置。
发明内容
本发明提供一种半导体装置，包括：衬底，具有第一导电型，且衬底包括：高电位区(high side region)；低电位区(low side region)；及隔离区，设于高电位区与低电位区之间，其中隔离区包括电位转换区(level shift region)以及连接区(connectionregion)，其中连接区设于电位转换区与高电位区之间；外延层，设于衬底上，其中外延层具有第二导电型，且第一导电型与第二导电型不同；第二导电型第一埋藏层，设于高电位区中的衬底与外延层的交界处，其中第二导电型第一埋藏层具有第二导电型；第二导电型第二埋藏层，设于电位转换区中的衬底与外延层的交界处，其中第二导电型第二埋藏层具有第二导电型；第一导电型第一底掺杂区，设于连接区中的衬底与外延层的交界处，其中第一导电型第一底掺杂区具有第一导电型；第一导电型第二底掺杂区，设于衬底与外延层的交界处，且第一导电型第二底掺杂区是对应电位转换区与低电位区的交界设置，且第一导电型第二底掺杂区具有第一导电型；第一导电型第一顶掺杂区，设于连接区的外延层中，其中第一导电型第一顶掺杂区具有第一导电型且直接接触第一导电型第一底掺杂区；第一导电型第二顶掺杂区，设于外延层中，其中第一导电型第二顶掺杂区是对应电位转换区与低电位区的交界设置，且第一导电型第二顶掺杂区具有第一导电型且直接接触第一导电型第二底掺杂区；至少一个第二导电型第一掺杂区，设于连接区的外延层中，其中第二导电型第一掺杂区具有第二导电型，且第二导电型第一掺杂区设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中；第一导电型体区，设于电位转换区的外延层中，其中第一导电型体区具有第一导电型；第一导电型掺杂区，设于电位转换区的外延层中，其中第一导电型掺杂区具有第一导电型；源极区，设于第一导电型体区中；漏极区，设于电位转换区的外延层中；第二导电型第二掺杂区，设于高电位区的外延层中，且该第二导电型第二掺杂区具有该第二导电型；栅极电极，设于外延层上；源极电极，电连接源极区；及漏极电极，电连接漏极区，并自电位转换区延伸经过连接区至高电位区。
本发明更提供一种半导体装置的制造方法，包括：提供衬底，衬底具有第一导电型，且衬底包括：高电位区(high side region)；低电位区(low side region)；及隔离区，设于高电位区与低电位区之间，其中隔离区包括电位转换区(level shift region)以及连接区(connection region)，其中连接区设于电位转换区与高电位区之间；形成第二导电型第一埋藏层于高电位区的衬底中，其中第二导电型第一埋藏层具有第二导电型，且第一导电型与第二导电型不同；形成第二导电型第二埋藏层于电位转换区的衬底中，其中第二导电型第二埋藏层具有第二导电型；形成第一导电型第一底掺杂区于连接区的衬底中，其中第一导电型第一底掺杂区具有第一导电型；形成第一导电型第二底掺杂区于衬底中，其中第一导电型第二底掺杂区是对应电位转换区与低电位区的交界设置，且第一导电型第二底掺杂区具有第一导电型；形成外延层于衬底上，其中外延层具有第二导电型，且第二导电型第一埋藏层、第二导电型第二埋藏层、第一导电型第一底掺杂区及第一导电型第二底掺杂区延伸进入外延层中；形成至少一个第二导电型第一掺杂区于连接区的外延层中，其中第二导电型第一掺杂区具有第二导电型；形成第一导电型第一顶掺杂区于连接区的外延层中，第一导电型第一顶掺杂区具有第一导电型且直接接触第一导电型第一底掺杂区，其中第二导电型第一掺杂区设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中；形成第一导电型第二顶掺杂区于外延层中，其中第一导电型第二顶掺杂区是对应电位转换区与低电位区的交界设置，且第一导电型第二顶掺杂区具有第一导电型且直接接触第一导电型第二底掺杂区；形成第一导电型体区于电位转换区的外延层中，其中第一导电型体区具有第一导电型；形成第一导电型掺杂区于电位转换区的外延层中，其中第一导电型掺杂区具有第一导电型；形成栅极电极于外延层上；形成源极区于第一导电型体区中；形成漏极区于电位转换区的外延层中；形成第二导电型第二掺杂区于高电位区的外延层中，其中该第二导电型第二掺杂区具有该第二导电型；形成源极电极，电连接源极区；及形成漏极电极，电连接漏极区，并自电位转换区延伸经过连接区至高电位区。
为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1-图9是本发明实施例的半导体装置在其制造方法中各阶段的剖面图。
图10是本发明另一实施例的半导体装置的剖面图。
图11是本发明又一实施例的半导体装置的剖面图。
图12是本发明再一实施例的半导体装置的剖面图。
附图标号
100 衬底；
102 高电位区；
104 低电位区；
106 隔离区；
108 电位转换区；
110 连接区；
112 第二导电型第一埋藏层；
114 第二导电型第二埋藏层；
116 第一导电型第一底掺杂区；
118 第一导电型第二底掺杂区；
120 交界；
122 外延层；
122A 顶面；
124 交界处；
126 第二导电型第一掺杂区；
126A 第二导电型第一掺杂区；
126B 第二导电型第一掺杂区；
128 第一导电型第一顶掺杂区；
130 第一导电型第二顶掺杂区；
132 漏极预定区；
134 掩膜层；
136 开口；
138 开口；
140 栅极预定区；
142 第一导电型体区；
144 掺杂区；
146 重叠区域；
148 第一导电型掺杂区；
150 栅极介电层；
152 栅极电极；
154 源极区；
156 漏极区；
158 第二导电型第二掺杂区；
160 层间介电层；
162 源极电极；
164 漏极电极；
166 连接部；
200 半导体装置；
H1 厚度；
H2 厚度。
具体实施方式
以下针对本发明的半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必须了解的是，为特别描述或图示的元件可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或衬底“上”时，有可能是指“直接”在其它层或衬底上，或指某层在其它层或衬底上，或指其它层或衬底之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明实施例是利用于连接区的第一导电型第一顶掺杂区或第一导电型第一底掺杂区中设置至少一个第二导电型第一掺杂区，使半导体装置可大幅提高击穿电压且同时不影响或仅稍微影响其结击穿电压。此外，此配置亦可减少装置的漏电流、提升装置的结构可靠度及工艺可靠度。
图1-图9是本发明实施例的半导体装置在其制造方法中各阶段的剖面图。首先，参见图1，提供衬底100，此衬底100具有第一导电型。在一实施例中，此衬底100为轻掺杂第一导电型，例如，当此第一导电型为P型时，此衬底100可为轻掺杂P型衬底。
在所述实施例中，“轻掺杂”意指约1011/cm3-1013/cm3的掺杂浓度，例如为约1012/cm3的掺杂浓度。然而，本领域技术人员可了解的是，“重掺杂”的定义亦可依照特定装置型态、技术世代、最小元件尺寸等所决定。因此，“重掺杂”的定义当视可技术内容重新评估，而不受限于在此所举的实施例。
此衬底100可包括：单晶结构、多晶结构或非晶结构的硅或锗的元素半导体；氮化镓(GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indiumantimonide)等化合物半导体；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半导体或其它适合的材料及/或上述组合。
此外，如图1所示，衬底100包括高电位区(high side region)102、低电位区(lowside region)104及设于高电位区102与低电位区104之间的隔离区106。此隔离区106包括电位转换区(level shift region)108以及连接区(connection region)110，且此连接区110设于电位转换区108与高电位区102之间。在一实施例中，此电位转换区108可包括横向扩散金属氧化物半导体区(laterally diffused metal oxide semiconductor region，LDMOS region)。
此高电位区102是用以电连接至装置中以高电压操作的部分，而低电位区104是用以电连接至装置中以低电压操作的部分。而隔离区106是用以在横向扩散金属氧化物半导体的栅极设于关闭状态时，电性隔离上述高电位区102及低电位区104。此外，当横向扩散金属氧化物半导体的栅极设于开通状态时，其可传递高电位区102与低电位区104之间的信号。
接着，参见图1，形成第二导电型第一埋藏层112于高电位区102的衬底100中，并形成第二导电型第二埋藏层114于横向扩散金属氧化物半导体区的衬底100中。此第二导电型第一埋藏层112与第二导电型第二埋藏层114具有第二导电型，且第一导电型与第二导电型不同。
此第二导电型第一埋藏层112与第二导电型第二埋藏层114可通过离子注入步骤形成。例如，当此第二导电型为N型时，可于预定形成第二导电型第一埋藏层112与第二导电型第二埋藏层114的区域注入磷离子或砷离子以形成第二导电型第一埋藏层112与第二导电型第二埋藏层114。此外，在一实施例中，此第二导电型第一埋藏层112与第二导电型第二埋藏层114可通过同一道离子注入步骤形成。然而，在其它实施例中，此第二导电型第一埋藏层112与第二导电型第二埋藏层114亦可分别通过两道离子注入步骤形成。
此外，应注意的是，在所述实施例中，若无特别指名“轻掺杂”或“重掺杂”，则“掺杂”意指约1014/cm3-1016/cm3的掺杂浓度，例如为约1015/cm3的掺杂浓度。换言之，在一些实施例中，上述第二导电型第一埋藏层112与第二导电型第二埋藏层114的掺杂浓度可为约1014/cm3-1016/cm3的掺杂浓度，例如为约1015/cm3。然而，本领域技术人员可了解的是，“掺杂”的定义亦可依照特定装置型态、技术世代、最小元件尺寸等所决定。因此，“掺杂”的定义当视可技术内容重新评估，而不受限于在此所举的实施例。
此外，在一些实施例中，上述第二导电型第一埋藏层112可部分延伸至连接区110中。上述第二导电型第二埋藏层114是对应后续设于横向扩散金属氧化物半导体区中的漏极区设置，且在一些实施例中，此第二导电型第二埋藏层114亦可部分延伸至连接区110中。
接着，参见图2，形成第一导电型第一底掺杂区116于连接区110的衬底100中，并形成第一导电型第二底掺杂区118于衬底100中，且此第一导电型第二底掺杂区118是对应横向扩散金属氧化物半导体区与低电位区104的交界120设置。此外，此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118皆向下延伸超过第二导电型第一埋藏层112与第二导电型第二埋藏层114的底部。
此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118皆具有第一导电型。此外，此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118可通过离子注入步骤形成。例如，在一实施例中，当此第二导电型为P型时，可于预定形成第一导电型第一底掺杂区116与第一导电型第二底掺杂区118的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)以形成此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118。
此外，在一实施例中，此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118可通过同一道离子注入步骤形成。然而，在其它实施例中，此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118亦可分别通过两道离子注入步骤形成。
接着，参见图3，形成外延层122于衬底100上，其中外延层122具有第二导电型。在一些实施例中，外延层122为轻掺杂第二导电型。
此外延层122可包括硅、锗、硅与锗、III-V族化合物或上述的组合。此外延层122可通过外延成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子体增强型化学气相沉积法(plasma-enhancedCVD)、遥控等离子体化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法形成。在一实施例中，当此第一导电型为N型时，外延层122为N型轻掺杂外延层。其可通过在沉积外延层122时，于反应气体中加入磷化氢(phosphine)或砷化三氢(arsine)进行原位(in-situ)掺杂，或者，亦可先沉积未掺杂的外延层122后，再以磷离子或砷离子进行离子注入。
此外，在形成外延层122的过程中，上述第二导电型第一埋藏层112、第二导电型第二埋藏层114、第一导电型第一底掺杂区116及第一导电型第二底掺杂区118会延伸进入外延层122中。详细而言，上述第二导电型第一埋藏层112、第二导电型第二埋藏层114、第一导电型第一底掺杂区116及第一导电型第二底掺杂区118会自衬底100中延伸进入外延层122中。
换言之，第二导电型第一埋藏层112设于高电位区102中的衬底100与外延层122的交界处124，第二导电型第二埋藏层114设于横向扩散金属氧化物半导体区中的衬底100与外延层122的交界处124，第一导电型第一底掺杂区116设于连接区110中的衬底100与外延层122的交界处124，而第一导电型第二底掺杂区118设于衬底100与外延层122的交界处124，且此第一导电型第二底掺杂区118是对应横向扩散金属氧化物半导体区与低电位区104的交界120设置。
此外，在一些实施例中，如图3所示，此第一导电型第一底掺杂区116与第一导电型第二底掺杂区118皆向上延伸超过第二导电型第一埋藏层112与第二导电型第二埋藏层114的顶部。
接着，参见图4，形成至少一个第二导电型第一掺杂区126于连接区110的外延层122中，此第二导电型第一掺杂区126具有第二导电型。此第二导电型第一掺杂区126可通过上述的离子注入步骤形成。
接着，参见图5，形成第一导电型第一顶掺杂区128于连接区110的外延层122中，并形成第一导电型第二顶掺杂区130于外延层122中。此第一导电型第一顶掺杂区128具有第一导电型，且直接接触第一导电型第一底掺杂区116。而此第一导电型第二顶掺杂区130是对应横向扩散金属氧化物半导体区与低电位区104的交界120设置，且此第一导电型第二顶掺杂区130具有第一导电型，且直接接触第一导电型第二底掺杂区118，如图5所示。
在一些实施例中，此第一导电型第一顶掺杂区128与第一导电型第二顶掺杂区130为重掺杂第一导电型。在所述实施例中，“重掺杂”意指超过约1019/cm3的掺杂浓度，例如为约1019/cm3至约1021/cm3的掺杂浓度。然而，本领域技术人员可了解的是，“重掺杂”的定义亦可依照特定装置型态、技术世代、最小元件尺寸等所决定。因此，“重掺杂”的定义当视可技术内容重新评估，而不受限于在此所举的实施例。
此第一导电型第一顶掺杂区128与第一导电型第二顶掺杂区130可通过上述的离子注入步骤形成。且在一实施例中，此第一导电型第一顶掺杂区128与第一导电型第二顶掺杂区130可通过同一道离子注入步骤形成。然而，在其它实施例中，此第一导电型第一顶掺杂区128与第一导电型第二顶掺杂区130亦可分别通过两道离子注入步骤形成。
详细而言，如图5所示，此第一导电型第一顶掺杂区128是自外延层122的顶面122A向下延伸并直接接触第一导电型第一底掺杂区116。而第一导电型第二顶掺杂区130是自外延层122的顶面122A向下延伸并直接接触第一导电型第二底掺杂区118。在后续设于横向扩散金属氧化物半导体区中的横向扩散金属氧化物半导体的栅极处于关闭状态时，此第一导电型第一顶掺杂区128、第一导电型第一底掺杂区116、第一导电型第二顶掺杂区130及第一导电型第二底掺杂区118可电性隔离高电位区102与低电位区104。
此外，第二导电型第一掺杂区126设于第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中。例如，在一些实施例中，如图5所示，第二导电型第一掺杂区126设于第一导电型第一顶掺杂区128中。通过将第二导电型第一掺杂区126设于第一导电型第一顶掺杂区128中，可在第一导电型第一顶掺杂区128中形成空乏区，增加隔离区106的电性隔离能力，故可降低装置的漏电流。此外，由于设于第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中的第二导电型第一掺杂区126可增加电性隔离能力，故即使第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116因工艺的变异而造成其宽度变化(例如宽度变小)，此半导体装置仍可运作，而不会因第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116宽度变小而在装置运作时造成该处的结击穿。因此，本发明亦可提升装置的工艺可靠度。
此外，装置的击穿电压(punch through voltage)是指使电流由漏极区(位置如图5所示的漏极预定区132)击穿并通过第二导电型第二埋藏层114所需的电压，而结击穿电压(junction breakdown voltage)是指电流横向穿过第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116所需的电压。通常，上述击穿电压与结击穿电压之间具有抵换(trade-off)的关系。然而，由于设于第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中的第二导电型第一掺杂区126可增加电性隔离能力，故本发明的半导体装置在增加第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中的第一导电型离子浓度时，可大幅增加上述击穿电压(例如，在一实施例中，由51V增加至82V)，且可仅造成击穿电压的些微减少(例如，在一实施例中，由1315V降低至1254V)。此外，第二导电型第一掺杂区126可使半导体装置的外延层122的顶面122A更不易产生击穿，故亦可增加装置的结构可靠度。此外，在一些实施例中，如图5所示，第二导电型第一掺杂区126可直接接触外延层122的顶面122A。然而，在其它实施例中，此第二导电型第一掺杂区126亦可不直接接触外延层122的顶面122A。
应注意的是，除上述图5所示的实施例以外，本发明的第二导电型第一掺杂区亦可有其它数量及配置，如图10-图12的实施例所示。故本发明的范围并不以图5所示的实施例为限。
此外，第二导电型第一掺杂区126不直接接触第一导电型第一顶掺杂区128的边缘及第一导电型第一底掺杂区116的边缘。换言之，此第二导电型第一掺杂区126不延伸超出第一导电型第一顶掺杂区128的边缘及第一导电型第一底掺杂区116的边缘。
此外，第二导电型第一掺杂区126的厚度H1小于第一导电型第一顶掺杂区128的厚度H2。此厚度H1为厚度H2的约0.2-0.4倍(H1＝0.2×H2～0.4×H2)，例如为约0.25-0.35倍(H1＝0.25×H2～0.35×H2)。需注意的是，第二导电型第一掺杂区126的厚度H1是指第二导电型第一掺杂区126的顶部至底部的最大距离。在第二导电型第一掺杂区126直接接触外延层122的顶面122A的实施例中，如图5所示，第二导电型第一掺杂区126的厚度H1亦为外延层122的顶面122A至第二导电型第一掺杂区126的底部的最大距离。然而，需注意的是，在其它实施例中，若第二导电型第一掺杂区126并未直接接触外延层122的顶面122A，则第二导电型第一掺杂区126的厚度H1并非外延层122的顶面122A至第二导电型第一掺杂区126的底部的最大距离。
之后，请参照图6，在外延层122上形成图案化掩膜层134。掩膜层134在横向扩散金属氧化物半导体区中具有一开口136及多个开口138。上述开口138之间的间距(即两开口138之间的图案化掩膜层134的宽度)自栅极预定区140至漏极预定区132(图式为由左至右)渐减。此掩膜层134可为硬掩膜层(hard mask)或光刻胶层。硬掩膜层的材质例如是氮化硅，形成的方法例如是经由化学气相沉积法沉积掩膜材料层，然后以光刻与刻蚀法将其图案化。若采用光刻胶材料作为掩膜层，且可直接以光刻的方式将其图案化。
接着，以掩膜层134作为离子植入掩膜，进行离子注入工艺以掺杂第一导电型掺质，于开口136下方的外延层122中形成第一导电型体区142，并于多个开口138下方的外延层122中形成多个掺杂区144。
如图6的实施例所示，相邻的掺杂区144在对应图案化掩膜层134下方彼此重叠，而形成重叠区域146。重叠区域146的大小与相邻的两个开口138之间的间距(即图案化掩膜层134)有关。
然后，请参照图7，移除掩膜层134。之后进行退火步骤。在进行退火步骤时，重叠区域146会均匀的扩散，而与非重叠区域共同形成第一导电型掺杂区148。退火步骤的温度例如是900摄氏度至1150摄氏度。
此第一导电型掺杂区148的底部轮廓平滑，且其浓度自栅极预定区140至漏极预定区132渐减(图式为由左至右)。在一些实施例中，第一导电型掺杂区148的掺质浓度梯度呈线性。亦即，自栅极预定区140至漏极预定区132(图式为由左至右)的掺质浓度呈线性渐减。第一导电型掺杂区148自栅极预定区140至漏极预定区132(图式为由左至右)深度渐减，且第一导电型掺杂区148的底部的轮廓平滑，大致呈线性。此外，通过前述掩膜开口大小以及间距的调控，可形成不同的掺质浓度梯度。在一些实施例中，第一导电型掺杂区148在接近栅极预定区140的掺质剂量为约5×1012/cm3～5×1013/cm3，深度为约2μm～3μm，而在接近漏极预定区132的掺质剂量为3×1011/cm3～5×1012/cm3，深度为0.3μm～1μm。
换言之，上述第一导电型掺杂区148是形成于横向扩散金属氧化物半导体区的外延层122中，且是形成于后续的栅极(亦即栅极预定区140)与漏极区(亦即漏极预定区132)之间。且此第一导电型掺杂区148具有第一导电型。
此外，上述第一导电型体区142是形成于横向扩散金属氧化物半导体区的外延层122中，且设于后续的栅极(亦即栅极预定区140)下。此第一导电型体区142具有第一导电型，且在一些实施例中，部分第一导电型体区142与部分第一导电型第二顶掺杂区130，如图7中的虚线所表示。
此外，在一些实施例中，如图7所示，第一导电型体区142并未直接接触第一导电型掺杂区148，且第一导电型掺杂区148并未直接接触第一导电型第一顶掺杂区128与第一导电型第一底掺杂区116。
此外，虽然在图6-图7所示的实施例中，第一导电型体区142与第一导电型掺杂区148是通过同一道离子注入步骤形成。然而，在其它实施例中，此第一导电型体区142与第一导电型掺杂区148亦可分别通过两道离子注入步骤形成。本发明的范围并不以图6-图7所示的实施例为限。
接着，参见图8，形成栅极介电层150于外延层122上，并形成栅极电极152于栅极介电层150上(亦可视为设于外延层122上)。在一实施例中，可先依序毯覆性沉积一栅极介电层150及位于其上的导电材料层于外延层122的顶面122A上，再将此导电材料层经光刻与刻蚀工艺图案化以形成栅极电极152。
上述栅极介电层150可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)、高介电常数(high-k)介电材料或其它任何适合的介电材料或上述的组合。此高介电常数(high-k)介电材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料或上述组合。此介电材料层可通过化学气相沉积法(CVD)或旋转涂布法形成，此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapordeposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapordeposition，RTCVD)、等离子体辅助化学气相沉积法(plasma enhanced chemical vapordeposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。例如，在一些实施例中，此栅极介电层150例如可为等离子体化学气相沉积法(PE-CVD)所形成的氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)、高密度等离子体所沉积的氧化硅(HDP-SiO2)、臭氧-四乙氧基硅烷(O3-TEOS)所沉积的氧化硅等。
前述导电材料层的材料(亦即栅极电极152的材料)可为多晶硅、一种或多种金属、金属氮化物、导电金属氧化物或上述的组合。上述金属可包括但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)。上述导电金属氧化物可包括但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。此导电材料层的材料可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成，例如，在一实施例中，可用低压化学气相沉积法(LPCVD)在525℃～575℃之间沉积而制得多晶硅导电材料层，其厚度范围可为约至约
此外，栅极电极152的顶部可更包括一金属硅化物层，此金属硅化物可包括但不限于硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钽(tantalum silicide)、硅化铂(platinum silicide)以及硅化铒(erbium silicide)。
接着，于外延层122中形成源极区154、漏极区156及第二导电型第二掺杂区158。详细而言，源极区154是形成于第一导电型体区142中，漏极区156是形成于横向扩散金属氧化物半导体区的外延层122中，而第二导电型第二掺杂区158于高电位区102的外延层122中。
在一些实施例中，此源极区154、漏极区156及第二导电型第二掺杂区158可为重掺杂第二导电型。此源极区154、漏极区156及第二导电型第二掺杂区158可通过上述离子注入步骤形成，且在一些实施例中，此源极区154、漏极区156及第二导电型第二掺杂区158可通过同一道离子注入步骤形成。然而，在其它实施例中，此源极区154、漏极区156及第二导电型第二掺杂区158亦可通过不同的离子注入步骤形成。
此外，如图8的实施例所示，源极区154并未直接接触第一导电型体区142的边缘，亦即，此源极区154不延伸超出第一导电型体区142的边缘。此外，栅极电极152设于源极区154与第一导电型体区142之上，且源极区154与第一导电型体区142之间具有一通道区，此栅极电极152设于此通道区之上。此外，在一些实施例中，第一导电型掺杂区148设于栅极电极152与漏极区156之间，且不直接接触漏极区156。
接着，参见图9，形成层间介电层(ILD)160于栅极介电层150及栅极电极152上。此层间介电层(ILD)160可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)或其它任何适合的介电材料或上述的组合。层间介电层(ILD)160可通过前述的化学气相沉积法(CVD)或旋转涂布法以及图案化步骤形成。
接着，形成电连接源极区154的源极电极162，以及形成电连接漏极区156的漏极电极164。此外，此漏极电极164是自横向扩散金属氧化物半导体区延伸经过连接区110至高电位区102，并电连接此高电位区102。而上述源极电极162是电连接至低电位区104。
上述源极电极162与漏极电极164可通过以下步骤形成。首先，以光刻刻蚀步骤于层间介电层160与栅极介电层150中对应源极区154与漏极区156的区域形成两开口。接着，毯覆性沉积一导电材料层于层间介电层160上，此导电材料层亦填入上述开口中。之后，将此导电材料层经光刻与刻蚀工艺图案化以形成源极电极162与漏极电极164。
此源极电极162填入上述对应源极区154的开口并电连接源极区154。此漏极电极164填入上述对应漏极区156的开口并电连接漏极区156。
上述源极电极162与漏极电极164的材料可分别独立地包括铜、铝、钨、金、铬、镍、铂、钛、铱、铑、上述的合金、上述的组合或其它导电性佳的金属材料。于其它实施例中，上述源极电极162与漏极电极164的材料可为一非金属材料，只要使用的材料具有导电性即可。此源极电极162与漏极电极164的材料可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成。在一些实施例中，上述源极电极162与漏极电极164的材料可相同，且可通过同一道沉积步骤形成。然而，在其它实施例中，上述源极电极162与漏极电极164亦可通过不同的沉积步骤形成，且其材料可彼此不同。
继续参见图9，本发明提供一种半导体装置200，包括具有第一导电型的衬底100，且此衬底100包括高电位区102(high side region)、低电位区104(low side region)及隔离区106。此隔离区106设于高电位区102与低电位区104之间。此隔离区106包括电位转换区108(level shift region)以及连接区110(connection region)，且此连接区110设于电位转换区108与高电位区102之间。在一实施例中，此电位转换区108可包括横向扩散金属氧化物半导体区(laterally diffused metal oxide semiconductor region，LDMOS region)。
此半导体装置200更包括设于衬底100上的外延层122，此外延层122具有第二导电型，且第一导电型与第二导电型不同。此半导体装置200更包括设于高电位区102中的衬底100与外延层122的交界处124的第二导电型第一埋藏层112，此第二导电型第一埋藏层112具有第二导电型。此半导体装置200更包括设于横向扩散金属氧化物半导体区中的衬底100与外延层122的交界处124的第二导电型第二埋藏层114，此第二导电型第二埋藏层114具有第二导电型。此半导体装置200更包括设于连接区110中的衬底100与外延层122的交界处124的第一导电型第一底掺杂区116，此第一导电型第一底掺杂区116具有第一导电型。
此外，此半导体装置200更包括设于衬底100与外延层122的交界处124的第一导电型第二底掺杂区118，且此第一导电型第二底掺杂区118是对应横向扩散金属氧化物半导体区与低电位区104的交界120设置，且第一导电型第二底掺杂区118具有第一导电型。此半导体装置200更包括设于连接区110的外延层122中的第一导电型第一顶掺杂区128，此第一导电型第一顶掺杂区128具有第一导电型且直接接触第一导电型第一底掺杂区116。此半导体装置200更包括设于外延层122中的第一导电型第二顶掺杂区130，此第一导电型第二顶掺杂区130是对应横向扩散金属氧化物半导体区与低电位区104的交界120设置，且此第一导电型第二顶掺杂区130具有第一导电型且直接接触第一导电型第二底掺杂区118。
此半导体装置200更包括至少一个第二导电型第一掺杂区126，设于连接区110的外延层122中，此第二导电型第一掺杂区126具有第二导电型，且第二导电型第一掺杂区126设于第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中。此半导体装置200更包括设于横向扩散金属氧化物半导体区的外延层122中的第一导电型体区142，此第一导电型体区142具有第一导电型。此半导体装置200更包括设于横向扩散金属氧化物半导体区的外延层122中的第一导电型掺杂区148，此第一导电型掺杂区148具有第一导电型。
此半导体装置200更包括设于第一导电型体区142中的源极区154，设于横向扩散金属氧化物半导体区的外延层122中的漏极区156，以及设于高电位区102的外延层122中的第二导电型第二掺杂区158。此半导体装置200更包括设于外延层122上的栅极电极152，电连接源极区154的源极电极162，以及电连接漏极区156的漏极电极164。此漏极电极164更自横向扩散金属氧化物半导体区延伸经过连接区110至高电位区102。
此外，如图9所示，由于设于第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中的第二导电型第一掺杂区126可增加电性隔离能力，故本发明的半导体装置可通过增加第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116中的第一导电型离子浓度，以大幅增加装置的击穿电压(punch through voltage，使电流由漏极区156向下击穿并通过第二导电型第二埋藏层114所需的电压)，且可仅造成结击穿电压(junctionbreakdown voltage，电流穿过第一导电型第一顶掺杂区128或第一导电型第一底掺杂区116所需的电压)的些微减少。
表1
结击穿电压(V) 击穿电压(V)
比较例 1315 51
实施例 1254 82
例如，由电脑软件(Technology Computer Aided Design，TCAD)模拟所得的比较例(不具有设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中的第二导电型第一掺杂区)与实施例(具有设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中的第二导电型第一掺杂区)的击穿电压与结击穿电压是表示于上表1。由表1可知，通过于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中设置第二导电型第一掺杂区，可大幅提升击穿电压(例如，由51V增加至82V)，且仅造成结击穿电压的些微减少(例如，由1315V些微降低至1254V)。
此外，应注意的是，除上述图1-图9所示的实施例以外，本发明的第二导电型第一掺杂区亦可有其它数量及配置，如图10-图12的实施例所示。故本发明的范围并不以图1-图9所示的实施例为限。
应注意的是，后文中与前文相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分在后文中将不再赘述。
参见图10，该图为本发明另一实施例的半导体装置的剖面图。图10所示的实施例与前述图1-图9的实施例的差别在于半导体装置200包括多个第二导电型第一掺杂区126(例如两个第二导电型第一掺杂区126)，且多个第二导电型第一掺杂区126皆设于第一导电型第一顶掺杂区128中。
此外，在图10所示的实施例中，位于最上方的第二导电型第一掺杂区126并未接触外延层122的顶面122A。
参见图11，该图为本发明另一实施例的半导体装置的剖面图。图11所示的实施例与前述图1-图10的实施例的差别在于多个第二导电型第一掺杂区126因扩散而彼此连接，且两个相邻的第二导电型第一掺杂区126之间的连接部166的掺杂浓度低于第二导电型第一掺杂区126的掺杂浓度。
参见图12，该图为本发明另一实施例的半导体装置的剖面图。图12所示的实施例与前述图1-图11的实施例的差别在于半导体装置200包括多个第二导电型第一掺杂区126，且至少一个第二导电型第一掺杂区126(例如第二导电型第一掺杂区126A)设于第一导电型第一顶掺杂区128中，而至少另一个第二导电型第一掺杂区126(例如第二导电型第一掺杂区126B)设于第一导电型第一底掺杂区116中。
此外，在一些实施例中，设于第一导电型第一顶掺杂区128中的第二导电型第一掺杂区126A的掺杂浓度与设于第一导电型第一底掺杂区116中的第二导电型第一掺杂区126B的掺杂浓度不同。例如，在一些实施例中，由于第一导电型第一顶掺杂区128为重掺杂第一导电型(掺杂浓度为超过约1019/cm3，例如为约1019/cm3至约1021/cm3)，而第一导电型第一底掺杂区116仅为第一导电型(掺杂浓度为约1014/cm3-1016/cm3，例如为约1015/cm3)，故设于第一导电型第一顶掺杂区128中的第二导电型第一掺杂区126A的第二导电型掺质被中和的较多，故此第二导电型第一掺杂区126A的掺杂浓度较低。而设于第一导电型第一底掺杂区116中的第二导电型第一掺杂区126B的第二导电型掺质被中和的较少，故此第二导电型第一掺杂区126B的掺杂浓度较高。因此，在一些实施例中，第二导电型第一掺杂区126B的掺杂浓度高于第二导电型第一掺杂区126A的掺杂浓度。
此外，应注意的是，虽然在以上的实施例中，皆以第一导电型为P型，第二导电型为N型说明，然而，此技术领域中技术人员当可理解第一导电型亦可为N型，而此时第二导电型则为P型。
综上所述，通过将第二导电型第一掺杂区设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中，可增加隔离区的电性隔离能力，故可降低装置的漏电流。此外，由于设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中的第二导电型第一掺杂区可增加电性隔离能力，故即使第一导电型第一顶掺杂区或第一导电型第一底掺杂区因工艺的变异而造成其宽度变化(例如宽度变小)，此半导体装置仍可运作，而不会因第一导电型第一顶掺杂区或第一导电型第一底掺杂区宽度变小而在装置运作时造成该处的结击穿。因此，本发明亦可提升装置的工艺可靠度。
此外，由于设于第一导电型第一顶掺杂区或第一导电型第一底掺杂区中的第二导电型第一掺杂区可增加电性隔离能力，故本发明的半导体装置可通过增加第一导电型第一顶掺杂区或第一导电型第一底掺杂区中的第一导电型离子浓度，以大幅增加上述击穿电压，且可仅造成击穿电压的些微减少。此外，第二导电型第一掺杂区可使半导体装置的外延层的上表面更不易产生击穿，故亦可增加装置的结构可靠度。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一衬底，具有一第一导电型，且该衬底包括：
一高电位区；
一低电位区；及
一隔离区，设于该高电位区与该低电位区之间，其中该隔离区包括一电位转换区以及一连接区，其中该连接区设于该电位转换区与该高电位区之间；
一外延层，设于该衬底上，其中该外延层具有一第二导电型，且该第一导电型与该第二导电型不同；
一第二导电型第一埋藏层，设于该高电位区中的该衬底与该外延层的一交界处，其中该第二导电型第一埋藏层具有该第二导电型；
一第二导电型第二埋藏层，设于该电位转换区中的该衬底与该外延层的该交界处，其中该第二导电型第二埋藏层具有该第二导电型；
一第一导电型第一底掺杂区，设于该连接区中的该衬底与该外延层的该交界处，其中该第一导电型第一底掺杂区具有该第一导电型；
一第一导电型第二底掺杂区，设于该衬底与该外延层的该交界处，且该第一导电型第二底掺杂区是对应该电位转换区与该低电位区的一交界设置，且该第一导电型第二底掺杂区具有该第一导电型；
一第一导电型第一顶掺杂区，设于该连接区的该外延层中，其中该第一导电型第一顶掺杂区具有该第一导电型且直接接触该第一导电型第一底掺杂区与该外延层的顶面；
一第一导电型第二顶掺杂区，设于该外延层中，其中该第一导电型第二顶掺杂区是对应该电位转换区与该低电位区的一交界设置，且该第一导电型第二顶掺杂区具有该第一导电型且直接接触该第一导电型第二底掺杂区；
至少一个第二导电型第一掺杂区，设于该连接区的该外延层中，其中该第二导电型第一掺杂区具有该第二导电型，且该第二导电型第一掺杂区设于该第一导电型第一顶掺杂区且该第二导电型第一掺杂区直接接触该外延层的顶面，且不接触该第一导电型第一顶掺杂区于该外延层中的边缘；
一第一导电型体区，设于该电位转换区的该外延层中，其中该第一导电型体区具有该第一导电型；
一第一导电型掺杂区，设于该电位转换区的该外延层中，其中该第一导电型掺杂区具有该第一导电型；
一源极区，设于该第一导电型体区中；
一漏极区，设于该电位转换区的该外延层中；
一第二导电型第二掺杂区，设于该高电位区的该外延层中，且该第二导电型第二掺杂区具有该第二导电型；
一栅极电极，设于该外延层上；
一源极电极，电连接该源极区；及
一漏极电极，电连接该漏极区，并自该电位转换区延伸经过该连接区至该高电位区。
2.如权利要求1所述的半导体装置，其特征在于，至少一个该第二导电型第一掺杂区设于该第一导电型第一底掺杂区中，且不接触该第一导电型第一底掺杂区的边缘。
3.如权利要求1所述的半导体装置，其特征在于，包括多个该第二导电型第一掺杂区，且该多个第二导电型第一掺杂区皆设于该第一导电型第一顶掺杂区中。
4.如权利要求1所述的半导体装置，其特征在于，包括多个该第二导电型第一掺杂区，且至少一个该第二导电型第一掺杂区设于该第一导电型第一顶掺杂区中，而至少另一个该第二导电型第一掺杂区设于该第一导电型第一底掺杂区中。
5.如权利要求4所述的半导体装置，其特征在于，设于该第一导电型第一顶掺杂区中的该第二导电型第一掺杂区的掺杂浓度与设于该第一导电型第一底掺杂区中的该第二导电型第一掺杂区的掺杂浓度不同。
6.一种半导体装置的制造方法，其特征在于，包括：
提供一衬底，该衬底具有一第一导电型，且该衬底包括：
一高电位区；
一低电位区；及
一隔离区，设于该高电位区与该低电位区之间，其中该隔离区包括一电位转换区以及一连接区，其中该连接区设于该电位转换区与该高电位区之间；
形成一第二导电型第一埋藏层于该高电位区的该衬底中，其中该第二导电型第一埋藏层具有一第二导电型，且该第一导电型与该第二导电型不同；
形成一第二导电型第二埋藏层于该电位转换区的该衬底中，其中该第二导电型第二埋藏层具有该第二导电型；
形成一第一导电型第一底掺杂区于该连接区的该衬底中，其中该第一导电型第一底掺杂区具有该第一导电型；
形成一第一导电型第二底掺杂区于该衬底中，其中该第一导电型第二底掺杂区是对应该电位转换区与该低电位区的一交界设置，且该第一导电型第二底掺杂区具有该第一导电型；
形成一外延层于该衬底上，其中该外延层具有该第二导电型，且该第二导电型第一埋藏层、该第二导电型第二埋藏层、该第一导电型第一底掺杂区及该第一导电型第二底掺杂区延伸进入该外延层中；
形成至少一个第二导电型第一掺杂区于该连接区的该外延层中，其中该第二导电型第一掺杂区具有该第二导电型；
形成一第一导电型第一顶掺杂区于该连接区的该外延层中，该第一导电型第一顶掺杂区具有该第一导电型且直接接触该第一导电型第一底掺杂区与该外延层的顶面，其中该第二导电型第一掺杂区设于该第一导电型第一顶掺杂区，该第二导电型第一掺杂区直接接触该外延层的顶面，且不接触该第一导电型第一顶掺杂区于外延层中的边缘；
形成一第一导电型第二顶掺杂区于该外延层中，其中该第一导电型第二顶掺杂区是对应该电位转换区与该低电位区的一交界设置，且该第一导电型第二顶掺杂区具有该第一导电型且直接接触该第一导电型第二底掺杂区；
形成一第一导电型体区于该电位转换区的该外延层中，其中该第一导电型体区具有该第一导电型；
形成一第一导电型掺杂区于该电位转换区的该外延层中，其中该第一导电型掺杂区具有该第一导电型；
形成一栅极电极于该外延层上；
形成一源极区于该第一导电型体区中；
形成一漏极区于该电位转换区的该外延层中；
形成一第二导电型第二掺杂区于该高电位区的该外延层中，其中该第二导电型第二掺杂区具有该第二导电型；
形成一源极电极，电连接该源极区；及
形成一漏极电极，电连接该漏极区，并自该电位转换区延伸经过该连接区至该高电位区。
7.如权利要求6所述的半导体装置的制造方法，其特征在于，至少一个该第二导电型第一掺杂区设置于该第一导电型第一底掺杂区中，且不接触该第一导电型第一底掺杂区的边缘。
8.如权利要求6所述的半导体装置的制造方法，其特征在于，该半导体装置包括多个该第二导电型第一掺杂区，且该多个第二导电型第一掺杂区皆设于该第一导电型第一顶掺杂区中。
9.如权利要求6所述的半导体装置的制造方法，其特征在于，该半导体装置包括多个该第二导电型第一掺杂区，且至少一个该第二导电型第一掺杂区设于该第一导电型第一顶掺杂区中，而至少另一个该第二导电型第一掺杂区设于该第一导电型第一底掺杂区中。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，设于该第一导电型第一顶掺杂区中的该第二导电型第一掺杂区的掺杂浓度与设于该第一导电型第一底掺杂区中的该第二导电型第一掺杂区的掺杂浓度不同。
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