CN110349929A

CN110349929A - 高压半导体装置及其制造方法

Info

Publication number: CN110349929A
Application number: CN201810281129.2A
Authority: CN
Inventors: 林志鸿; 李家豪
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp; Vanguard International Semiconductor America
Priority date: 2018-04-02
Filing date: 2018-04-02
Publication date: 2019-10-18

Abstract

本发明提出了一种高压半导体装置及其制造方法。上述方法包含提供基底，其具有第一导电型态。上述方法亦包含执行第一离子注入制程，以形成第一掺杂区于基底内。第一掺杂区具有与第一导电型态不同的第二导电型态。上述方法更包含形成第一磊晶层于基底上。此外，上述方法包含执行第二离子注入制程，形成第二掺杂区于第一磊晶层内，第二掺杂区具有第二导电型态。第一掺杂区与第二掺杂区直接接触。

Description

高压半导体装置及其制造方法

技术领域

本发明关于高压半导体装置，特别是一种具有埋置层的高压半导体装置及其制造方法。

背景技术

高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如垂直式扩散金属氧化物半导体(vertically diffused metal oxidesemiconductor,VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metaloxide semiconductor,LDMOS)晶体管，主要用于18V以上的元件应用领域。高压装置技术的优点在于符合成本效益，且易相容于其它制程，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。

然而，随集成电路的整合密度提升，现在的制程并无法在每一方面都令人满意。因此，有必要寻求一种新的高压半导体装置结构的制造方法以解决上述的问题。

发明内容

本发明的一些实施例关于高压半导体装置的制造方法。上述方法包含提供基底，其具有第一导电型态。上述方法亦包含执行第一离子注入制程，以形成第一掺杂区于基底内。第一掺杂区具有与第一导电型态不同的第二导电型态。上述方法更包含形成第一磊晶层于基底上。此外，上述方法包含执行第二离子注入制程，形成第二掺杂区于第一磊晶层内，第二掺杂区具有第二导电型态。第一掺杂区与第二掺杂区直接接触。

本发明的一些实施例关于高压半导体装置。上述高压半导体装置包含基底，其具有第一导电型态。上述高压半导体装置亦包含磊晶层，其设置于基底上。上述高压半导体装置更包含埋置层，其设置于基底及磊晶层内，埋置层具有不同于第一导电型态的第二导电型态。此外，上述高压半导体装置包含第一高压阱，设置于磊晶层内，第一高压阱具有第一导电型态。上述高压半导体装置包含第二高压阱，其设置于磊晶层内并与第一高压阱相邻，第二高压阱具有第二导电型态。上述高压半导体装置亦包含栅极结构，其设置于磊晶层上。上述高压半导体装置更包含以及源极区及漏极区，分别设置于第一高压阱及第二高压阱内，且位于栅极结构的相对两侧。沿着由磊晶层朝向基底的方向，埋置层的掺杂浓度的分布具有一局部低点。

本发明的有益效果在于，利用上述方法可以形成厚度较厚且浓度较浓的埋置层。另外，相较于使用SOG(spin on glass)制程形成埋置层，利用两次分开的离子注入制程形成埋置层可以降低成本，并且不需要额外的机台设备。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1A-图1H为根据一些实施例，形成高压半导体装置的各阶段的制程的剖面示意图。

图2为根据一些实施例，形成高压半导体装置的其中一阶段的制程的剖面示意图。

图3为根据一些实施例，高压半导体装置的埋置层的掺杂浓度的分布图。

附图标号：

100 高压半导体装置；

110 基底；

120 第一离子注入制程；

130 第一掺杂区；

130’ 第一掺杂区；

130” 第一掺杂区；

140 加热制程；

150 第一磊晶层；

160 第二离子注入制程；

170 第二掺杂区；

170’ 第二掺杂区；

170” 第二掺杂区；

180 退火制程；

190 第二磊晶层；

200 磊晶层；

210 埋至层；

220 高压阱；

230 高压阱；

240 高压阱；

250 高压阱；

260 绝缘区；

270 绝缘区；

280 绝缘区；

290 栅极结构；

291 栅极介电层；

292 栅极电极；

300 主体区；

310 源极区；

320 漏极区；

D1 厚度；

D2 厚度；

L 局部低点；

H1 局部高点；

H2 局部高点；

T1 厚度；

T1’ 厚度；

T1” 厚度；

T2 厚度；

T2’ 厚度；

T2” 厚度；

Z 方向。

具体实施方式

以下针对本发明一些实施例的元件基板、显示装置及显示装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本发明一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的一般技艺者所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。

本发明一些实施例可配合图式一并理解，本发明实施例的图式亦被视为本发明实施例说明的一部分。需了解的是，本发明实施例的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本发明实施例的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本发明实施例的特征。

在本发明一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构为直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

本发明揭露高压半导体装置及其制造方法的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductorfield-effect transistors,MOSFETs)、互补式MOS晶体管、双极结型晶体管(bipolarjunction transistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解也可将高压半导体装置及其制造方法使用于包含其他类型的半导体元件于集成电路之中。

如图1A所示，提供基底110。基底110可为半导体基底，例如块材(bulk)半导体、绝缘上覆半导体(semiconductor-on-insulation,SOI)基底。基底110可以是晶圆(wafer)，例如为硅晶圆。一般而言，绝缘上覆半导体基底包含形成在绝缘层上的一层半导体材料。绝缘层可例如为埋置氧化(buried oxide,BOX)层、氧化硅层或类似的材料。提供绝缘层在基底上，一般基底为硅或玻璃基底。其他的基底则可使用例如为多重层或梯度(gradient)基底。在一些实施例，基底110可为半导体材料，其可包含硅、锗；基底110亦可为化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；基底110亦可为合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述组合。在一些实施例，基底110具有第一导电形态，例如为P型。

在一些实施例，如图1B所示，执行第一离子注入制程120，以形成第一掺杂区130于基底110内。在一些实施例，第一掺杂区130具有与第一导电型态不同的第二导电型态，例如为N型。第一掺杂区130的掺杂质例如为第15族(或VA族)元素，其包含氮、磷、砷、锑或上述组合。如图1B所示，第一掺杂区130具有厚度T1。在一些实施例，厚度T1介于约0.1um至约1um的范围间。

在一些实施例，第一掺杂区130的掺杂质为锑。在一些实施例，第一离子注入制程120的注入能量介于约3keV至约140keV的范围间。在一些实施例，第一离子注入制程120注入的掺杂质的剂量介于约10¹³cm^-2至约10¹⁵cm^-2的范围间。

在一些实施例，如图1C所示，执行加热制程140，使第一掺杂区130的掺杂质扩散，以形成第一掺杂区130’。在一些实施例，加热制程140的温度介于约900℃至约1100℃的范围间。在一些实施例，执行加热制程140后，第一掺杂区130’具有厚度T1’。在一些实施例，厚度T1’介于约1μm至3μm的范围间。在一些实施例，并未执行加热制程140。

在一些实施例，如图1D所示，形成第一磊晶层150于基底110上。第一磊晶层150可包含硅、锗、硅与锗、III-V族化合物或上述的组合。第一磊晶层150可通过磊晶成长(epitaxial growth)制程形成，例如金属有机物化学气相沉积法(metal-organicchemical vapor deposition,MOCVD)、金属有机物化学气相磊晶法(metal-organic vaporphase epitaxy,MOVPE)、电浆增强型化学气相沉积法(plasma-enhanced chemical vapordeposition,PECVD)、遥控电浆化学气相沉积法(remote plasma chemical vapordeposition,RP-CVD)、分子束磊晶法(molecular beam epitaxy,MBE)、氢化物气相磊晶法(hydride vapor phase Epitaxy,HVPE)、液相磊晶法(liquid phase epitaxy,LPE)、氯化物气相磊晶法(chloride vapor phase epitaxy,Cl-VPE)或类似的方法形成。在一些实施例，第一磊晶层150具有第一导电型态，例如为P型。

在一些实施例，第一磊晶层150具有厚度D1，厚度D1介于约0.5μm至约1.5μm的范围间。

在一些实施例，如图1E所示，执行第二离子注入制程160，以形成第二掺杂区170于第一磊晶层150内。在一些实施例，第二掺杂区170具第二导电型态，例如为N型。第二掺杂区170的掺杂质例如为第15族(或VA族)元素，其包含氮、磷、砷、锑或上述组合。如图1E所示，第二掺杂区170具有厚度T2。在一些实施例，厚度T2介于约0.1μm至约1μm的范围间。

在一些实施例，第二掺杂区170的掺杂质为锑。在一些实施例，第二离子注入制程160的注入能量介于约3keV至约140keV的范围间。在一些实施例，第二离子注入制程160注入的掺杂质的剂量介于约10¹³cm^-2至约10¹⁵cm^-2的范围间。在一些实施例，第二离子注入制程160为原位(in situ)掺杂，在同一腔室内形成第一磊晶层150及执行第二离子注入制程160。

在一些实施例，如图1E所示，执行第二离子注入制程160后，第二掺杂区170与第一掺杂区130’直接接触。

可在本发明的实施例作各种变化及调整。在一些实施例，在执行第二离子注入制程160后，并在后续的退火制程前，第二掺杂区170并未直接接触第一掺杂区130’。

在一些实施例，如图1F所示，执行退火制程180，使第一掺杂区130’和第二掺杂区170内的掺杂质扩散，以形成第一掺杂区130”和第二掺杂区170’。执行完第二离子注入制程160后，第一磊晶层150为非晶型态。为确保之后形成的第二磊晶层能形成在第一磊晶层150上，执行退火制程180使第一磊晶层150变为单晶。

在一些实施例，如图1F所示，执行退火制程180后，第一掺杂区130”具有厚度T1”，第二掺杂区170’具有厚度T2’。在一些实施例，厚度T1”介于约2.5μm至约5μm的范围间。在一些实施例，厚度T2’介于约0.5μm至约1.5μm的范围间。在一些实施例，如图1F所示，执行退火制程180后，第一掺杂区130”与第二掺杂区170’直接接触。

退火制程180可为快速热退火(rapid thermal anneal,RTA)制程，其温度介于约900℃至约1100℃的范围间。退火制程亦可为突发式退火(spike annealing)制程，其进行的温度约950℃至约1050℃，进行的时间介于约1秒至约2秒。

在一些实施例，如图1G所示，形成第二磊晶层190于第一磊晶层150上。在一些实施例，第二磊晶层190的材料及形成方法与第一磊晶层150相同或相似。在一些实施例，第二磊晶层190具有厚度D2，其大于厚度D1。在一些实施例，厚度D2介于约4μm至约20μm的范围间。

如图1G所示，第一磊晶层150与第二磊晶层190可视为高压半导体装置的磊晶层200，而第一掺杂区130”与第二掺杂区170’形成高压半导体装置的埋置层(buried layer)210，例如为N型埋置层或P型埋置层。埋置层210可降低高压半导体装置的漏电风险。在一些实施例，埋置层210的厚度介于约3μm至约6.5μm的范围间。

可在本发明的实施例作各种变化及调整。在一些实施例，如图2所示，形成第二磊晶层190后，第二掺杂区170’的掺杂质更扩散至第二磊晶层190内，以形成第二掺杂区170”。在此实施例，第二掺杂区170”的厚度T2”介于约1μm至约5μm的范围间。埋置层210的厚度介于约3.5μm至约10μm的范围间。

由于在形成第一磊晶层150与形成第二磊晶层190的步骤之间，执行了第二离子注入制程160与退火制程180，第一磊晶层150与形成第二磊晶层190之间大抵上具有界线。

在一些实施例，如图1H所示，形成高压阱220、高压阱230、高压阱240及高压阱250于第二磊晶层190内，且位于埋置层210的上方。高压阱220及高压阱240具有第二导电型态，例如为N型。高压阱230及高压阱250具有第一导电型态，例如为P型。高压阱220、230、240、250的掺杂浓度可介于约10¹⁴atoms/cm³至约10¹⁷atoms/cm³的范围间。

接下来，如图1H所示，形成绝缘区260、绝缘区270及绝缘区280。在一些实施例，绝缘区260、绝缘区270及绝缘区280为通过硅氧化所形成的场氧化(field oxide)区。如图1H所示，绝缘区260覆盖一部分的高压阱220和高压阱230。绝缘区270覆盖一部分的高压阱240。绝缘区280覆盖一部分的高压阱240和高压阱250。

接下来，如图1H所示，形成栅极结构290于磊晶层200上方。如图1H所示，栅极结构290包含栅极介电层291与门栅极电极292。栅极介电层291可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数(high-k)介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它适当材料的其它高介电常数介电材料、或上述组合。此栅极介电层291可通过化学气相沉积法(CVD)或旋转涂布法形成，此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapor deposition,LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition,LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition,RTCVD)、电浆辅助化学气相沉积法(plasma enhanced chemical vapor deposition,PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition,ALD)或其它常用的方法。

栅极电极292可为一或多种金属、金属氮化物、导电金属氧化物、或上述的组合。上述金属可包括但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenumnitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalumnitride)。上述导电金属氧化物可包括但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。在一些实施例，栅极电极292包含多晶硅。此栅极电极292可通过化学气相沉积法(CVD)、溅射法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沈积方式形成。

此外，上述栅极介电层291与门栅极电极292可以通过适合的光刻和蚀刻制程形成。光刻制程包含光刻胶涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光刻胶显影、清洗、干燥(例如，硬烤)、其他适合制程或其组合来形成。光刻制程也可通过无遮罩光刻、电子束写入、离子束写入或分子压印(molecular imprint)替代。蚀刻制程包含干蚀刻、湿蚀刻或其他蚀刻方法(例如，反应式离子蚀刻)。蚀刻制程也可以是纯化学蚀刻(电浆蚀刻)、纯物理蚀刻(离子研磨)或其组合。

在一些实施例，如图1H所示，栅极结构290设置在一部分的高压阱230及高压阱240的上方。此外，一部分的栅极结构290顺应性(conformally)地形成在隔离区270的上方。

接下来，如图1H所示，形成主体区300、源极区310及漏极区320于磊晶层200内。源极区310及主体区300形成在高压阱230内，漏极区320形成在高压阱240内。在一些实施例，源极区310和漏极区320具有第二掺杂型态，例如为N型，且掺杂浓度介于约10¹⁸atoms/cm³至约10²¹atoms/cm³的范围间。主体区300具有第一掺杂型态，例如为P型，且掺杂浓度介于约10¹⁸atoms/cm³至约10²¹atoms/cm³的范围间。主体区300、源极区310与漏极区320可用如离子注入或扩散的方法来形成，并通过快速热退火(Rapid Thermal Annealing,RTA)制程来活化被注入的掺杂质。

如图1H所示，源极区310及漏极区320形成于栅极结构290的相对两侧。主体区300与源极区310相邻。至此，形成高压半导体装置100。

在一些实施例，选用锑作为埋置层的掺杂质。锑是较重的元素，因此当锑被注入基底或磊晶层后，经由加热制程而使锑扩散的效果有限。若经由执行一次离子注入制程及一次加热制程，所形成的埋置层的厚度小于约3μm。此外，由于锑是较重的元素，因此执行离子注入制程需要较高的注入能量。另外，要形成掺杂浓度较高(例如大于10¹⁷cm^-3)，且厚度较厚的锑埋置层是困难的。根据本发明一些实施例，在形成第一磊晶层前，先将第一部分的掺杂质注入基底以形成第一掺杂区。接下来，形成厚度较薄的第一磊晶层，再将第二部分的掺杂质注入磊晶层以形成第二掺杂区。之后，形成厚度比第一磊晶层厚的第二磊晶层。最后，第一掺杂区与第二掺杂区形成埋置层。利用上述方法可以形成厚度较厚且浓度较浓的埋置层。另外，相较于使用SOG(spin on glass)制程形成埋置层，利用两次分开的离子注入制程形成埋置层可以降低成本，并且不需要额外的机台设备。

此外，在一些实施例，先形成厚度较薄的第一磊晶层，可以确保在第二磊晶层形成后，第一掺杂区与第二掺杂区直接接触形成埋置层。形成第一磊晶层并执行退火制程后，再依据所需的厚度形成厚度较厚的第二磊晶层。

参阅图3，图3为根据一些实施例，绘示如图1H所示的高压半导体装置100的埋置层210的掺杂浓度的分布图。图3的X轴指的是掺杂质的深度，Y轴指的是掺杂质的浓度。在X轴，将基底110和磊晶层200的界面设定为0，X轴越往正的方向指的是在基底110之中，越远离磊晶层200的位置。同样的，X轴越往负的方向指的是在磊晶层200之中，越远离基底110的位置。如图3所示，沿图1H所示的磊晶层200朝向基底110的方向(例如为Z方向)，掺杂质的浓度分布具有一局部低点L。在一些实施例，上述局部低点L位于基底110内。

另外，如图3所示，掺杂质浓度大于10¹⁷的部分的厚度约等于或大于5μm。在一些实施例，掺杂质的浓度分布具有局部高点H1及局部高点H2。局部高点H1位于磊晶层内，且靠近基底110和磊晶层200的界面处。局部高点H2位于基底110内。在一些实施例，如图3所示，至少一部分的埋至层210的掺杂浓度介于约10¹⁷cm^-3至约10¹⁹cm^-3的范围间。在一些实施例，埋至层210中掺杂浓度大于10¹⁷cm^-3的厚度介于约3μm至约6.5μm的范围间。在一些实施例，埋至层210中掺杂浓度大于10¹⁷cm^-3的厚度介于约3.5μm至约10μm的范围间。

以上叙述许多实施例的特征，使所属技术领域中相关技术人员能够清楚理解以下的说明。所属技术领域中相关技术人员能够理解其可利用本发明揭示内容作为基础，以设计或更动其他制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中相关技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims

1.一种高压半导体装置的制造方法，其特征在于，包括:

提供一基底，其具有一第一导电型态；

执行一第一离子注入制程，形成一第一掺杂区于该基底内，该第一掺杂区具有与该第一导电型态不同的一第二导电型态；

形成一第一磊晶层于该基底上；以及

执行一第二离子注入制程，形成一第二掺杂区于该第一磊晶层内，该第二掺杂区具有该第二导电型态；

其中该第一掺杂区与该第二掺杂区直接接触。

2.如权利要求1所述的方法，其特征在于，更包括：

形成一第二磊晶层于该第一磊晶层上。

3.如权利要求2所述的方法，其特征在于，该第一磊晶层具有一第一厚度，该第二磊晶层具有大于该第一厚度的一第二厚度。

4.如权利要求1所述的方法，其特征在于，更包括：

形成该第一磊晶层前，执行一第一热制程，使该第一掺杂区扩散。

5.如权利要求1所述的方法，其特征在于，更包括：

执行该第二离子注入制程后，执行一退火制程，使第一掺杂区及第二掺杂区扩散。

6.如权利要求1所述的方法，其特征在于，该第一掺杂区及该第二掺杂区形成一埋置层，该埋置层的一掺杂浓度介于约10¹⁷cm^-3至约10¹⁹cm^-3的范围间。

7.如权利要求6所述的方法，其特征在于，该埋置层的掺杂质包括锑。

8.如权利要求6所述的方法，其特征在于，沿着由该第一磊晶层朝向该基底的一方向，该埋置层的该掺杂浓度的分布具有一局部低点。

9.一种高压半导体装置，其特征在于，包括:

一基底，具有一第一导电型态；

一磊晶层，设置于该基底上；

一埋置层，设置于该基底及该磊晶层内，该埋置层具有不同于该第一导电型态的一第二导电型态；

一第一高压阱，设置于该磊晶层内，该第一高压阱具有该第一导电型态；

一第二高压阱，设置于该磊晶层内并与该第一高压阱相邻，该第二高压阱具有该第二导电型态；

一栅极结构，设置于该磊晶层上；以及

一源极区及一漏极区，分别设置于该第一高压阱及该第二高压阱内，且位于该栅极结构的相对两侧；

其中，沿着由该磊晶层朝向该基底的一方向，该埋置层的一掺杂浓度的分布具有一局部低点。

10.如权利要求9所述的高压半导体装置，其特征在于，该磊晶层包括：

一第一磊晶层；以及

一第二磊晶层，设置于该第一磊晶层上；

其中该埋置层形成在该第一磊晶层及该基底内。

11.如权利要求10所述的高压半导体装置，其特征在于，该第一磊晶层与该第二磊晶层之间具有界线。

12.如权利要求10所述的高压半导体装置，其特征在于，该埋置层更形成在该第二磊晶层内。

13.如权利要求10所述的高压半导体装置，其特征在于，该第一磊晶层具有一第一厚度，该第二磊晶层具有大于该第一厚度的一第二厚度。

14.如权利要求9所述的高压半导体装置，其特征在于，该掺杂区的一厚度介于约3μm至约6.5μm的范围间。

15.如权利要求9所述的高压半导体装置，其特征在于，该埋置层的该掺杂浓度介于约10¹⁷cm^-3至约10¹⁹cm^-3的范围间。

16.如权利要求9所述的高压半导体装置，其特征在于，该埋置层的掺杂质包括锑。

17.如权利要求9所述的高压半导体装置，其特征在于，该埋置层的该掺杂浓度的分布的该局部低点位于该基底内。

18.如权利要求17所述的高压半导体装置，其特征在于，该埋置层的该掺杂浓度的分布更包括：

一第一局部高点，位于该磊晶层内；以及

一第二局部高点，位于该基底内。