TW201839997A

TW201839997A - 半導體裝置及其製造方法

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Publication number: TW201839997A
Application number: TW106112883A
Authority: TW
Inventors: 邱建維; 劉興潮; 劉俊甫; 周英凱
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-04-18
Filing date: 2017-04-18
Publication date: 2018-11-01
Also published as: TWI620330B

Abstract

一種半導體裝置，包括一基板、一第一摻雜區、一第二摻雜區、一閘極以及一閘極介電層。基板具有一第一導電型。第一摻雜區形成於基板之中，並具有一第二導電型。第二摻雜區形成於基板之中，並具有第二導電型。閘極形成於基板之上，並位於第一及第二摻雜區之間。閘極介電層形成於基板之上，並位於閘極與基板之間。閘極介電層具有一第一區域以及一第二區域。第一區域的厚度不同於第二區域的厚度。

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置，特別是有關於一種具有不同厚度的閘極介電層的半導體裝置。

半導體積體電路(integrated circuit，IC)工業在過去數十年間經歷了快速的成長，在半導體裝置的尺寸依循摩爾定律(Moore’s Law)持續縮小的演進下，裝置的運算速度與製程技術也不斷地在提升。為了在縮小裝置尺寸的同時節省製程成本以及提供最佳的元件效能，半導體積體電路工業在材料與製程設計方面皆不斷地在進步。

雖然目前的半導體裝置及其製造方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此半導體積體電路的製程技術目前仍有需努力的方向。

本發明提供一種半導體裝置，包括一基板、一第一摻雜區、一第二摻雜區、一閘極以及一閘極介電層。基板具有一第一導電型。第一摻雜區形成於基板之中，並具有一第二導電型。第二摻雜區形成於基板之中，並具有第二導電型。閘極形成於基板之上，並位於第一及第二摻雜區之間。閘極介電層形成於基板之上，並位於閘極與基板之間。閘極介電層具有一第一區域以及一第二區域。第一區域的厚度不同於第二區域的厚度。

本發明另提供一種半導體裝置之製造方法，包括提供一基板，其具有一第一導電型；形成一第一摻雜區於該基板之中，其中該第一摻雜區具有一第二導電型；形成一第二摻雜區於該基板之中，其中該第二摻雜區具有該第二導電型；形成一閘極於該基板之上，其中該閘極位於該第一及第二摻雜區之間；以及形成一閘極介電層於該基板之上，其中該閘極介電層位於該閘極與該基板之間，並具有一第一區域以及一第二區域，該第一區域的厚度不同於該第二區域的厚度。

100、200‧‧‧半導體裝置

110、210‧‧‧基板

121、122、240‧‧‧井區

131、132、221、222‧‧‧摻雜區

141、231‧‧‧閘極

142、232‧‧‧閘極介電層

R₁~R₅‧‧‧區域

143、233‧‧‧絕緣側壁層

CH‧‧‧通道

241、242‧‧‧輕摻雜汲極

第1圖為本發明之半導體裝置的一可能示意圖。

第2圖為本發明之半導體裝置的另一可能示意圖。

第3A~3C圖係本發明實施例之半導體裝置100在其製造方法中各階段的剖面圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

必需了解的是，為特別描述或圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

第1圖為本發明之半導體裝置的示意圖。如圖所示，半導體裝置100包括一基板110、摻雜區131、132、一閘極141以及一閘極介電層142。基板110可為一半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基板110也可以是絕緣層上覆半導體(semiconductor on insulator)。在一實施例中，此基板110可為未摻雜之基板。然而，在其它實施例中，基板110亦可為輕摻雜之基板，例如輕摻雜之P型或N型基板。在本實施例中，基板110具一第一導電型。

摻雜區131與132形成於基板110之中，並具有一第二導電型。在一可能實施例中，藉由植入N型雜質以形成N+型摻雜區131與132。N型雜質包括例如磷、砷、氮、銻、或其結合的雜質。在另一可能實施例中，藉由植入P型雜質以形成P+型摻雜區131與132。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。在本實施例中，第二導電型不同於第一導電型。在一可能實施例中，第一導電型為P型，第二導電型為N型。在另一可能實施例中，第一導電型為N型，第二導電型為P型。

閘極141形成於基板110之上，並位於摻雜區131與132之間。在一可能實施例中，閘極141、摻雜區131與132構成一電晶體。在此例中，閘極141電性連接至一閘極電極；摻雜區131電性連接至一汲極電極；摻雜區132電性連接至一源極電極。藉由控制閘極電極、汲極電極與源極電極的電壓位準，便可導通或不導通電晶體。在本實施例中，摻雜區131與閘極141之間的距離不同於摻雜區132與閘極141之間的距離，故半導體裝置100係為一非對稱結構，如一橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor；LDMOS)。

閘極介電層142形成於基板110之上，並位於閘極141與基板110之間。在一可能實施例中，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層142)及位於其上之導電材料層(用以形成閘極141)於基板110上。之後，再藉由一微影與蝕刻製程將介電材料層及導電材料層分別圖案化以形成閘極介電層142及閘極141。

上述介電材料層之材料(亦即閘極介電層142之材料)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、 TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、SiO2、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由前述化學氣相沉積法(CVD)或旋轉塗佈法形成。

前述導電材料層之材料(亦即閘極141之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

如圖所示，閘極介電層142具有區域R1與R2。區域R1的厚度不同於區域R2的厚度。在本實施例中，區域R1的厚度小於區域R2的厚度。當閘極141與摻雜區132之間的跨壓達一臨界值時，一通道CH形成在區域R1的下方，因而導通閘極141、摻雜區131與132所構成的電晶體。由於區域R1的厚度較薄，故電晶體從一導通狀態切換至一不導通狀態或是從一不導通狀態切換至一導通狀態的切換速度較快。另外，由於區域R2的厚度較厚，故可避免電晶體在不導通狀態時發生漏電。

在本實施例中，半導體裝置100更包括絕緣側壁層143。絕緣側壁層143形成在閘極141與閘極介電層142的側壁。在一些實施例中，可以LPCVD或PECVD在350~850℃下沈積一層厚度約200~2000Å的絕緣層，例如氧化矽或氮化矽；又，若是製作複合式(composite)側壁層，則可沈積一層以上的絕緣層。沈積完畢後，使用SF6、CF4、CHF3、或C2F6當作蝕刻源，以反應性離子蝕刻程序進行非等向性的蝕刻，便可在閘極141與閘極介電層142的側壁形成絕緣側壁層143。

在其它實施例中，半導體裝置100更包括一井區121。井區121形成於基板110之中，並具有第二導電型。在一可能實施例中，可藉由離子佈植步驟形成井區121。舉例而言，當此第二導電型為N型時，可於預定形成井區121之區域佈植磷離子或砷離子以形成井區121。然而，當此第二導電型為P型時，可於預定形成井區121之區域佈植硼離子或銦離子以形成井區121。在本實施例中，摻雜區131位於井區121之中。在一可能實施例中，摻雜區131的摻雜濃度高於井區121的摻雜濃度。另外，摻雜區131與閘極介電層142在空間上彼此分隔。

在另一實施例中，半導體裝置100更包括一井區122。井區122形成於基板110之中，並具有第一導電型。在一可能實施例中，可藉由離子佈植步驟形成井區122。舉例而言，當此第一導電型為N型時，可於預定形成井區122之區域佈植磷離子或砷離子以形成井區122。然而，當此第一導電型為P型時，可於預定形成井區122之區域佈植硼離子或銦離子以形成井區122。在一可能實施例中，井區122的摻雜濃度高於基板110的摻雜濃度。在本實施例中，摻雜區132位於井區122之中。如圖所示，閘極介電層142重疊部分井區122。

第2圖為本發明之半導體裝置之另一示意圖。如圖所示，半導體裝置200包括一基板210、摻雜區221、222、一閘極231以及一閘極介電層232。基板210具有第一導電型。由於基板210的形成方式與第1圖的基板110的形成方式相似，故不再贅述。

摻雜區221與222具有第二導電型，並形成於基板210之中。由於摻雜區221與222的形成方式與第1圖的摻雜區131與132的形成方式相似，故不再贅述。閘極231設置於基板210之上，並位於摻雜區221與222之間。閘極介電層232設置於閘極231與基板210之間。由於閘極231與閘極介電層232的形成方式與第1圖的閘極141與閘極介電層142的形成方式相似，故不再贅述。

在本實施例中，閘極介電層232具有區域R3~R5。區域R4位於區域R3與區域R5之間。區域R3的厚度與區域R5的厚度相同，但不同於區域R4的厚度。如圖所示，區域R3的厚度大於區域R4的厚度。

在其它實施例中，半導體裝置200更包括一井區240。井區240形成於基板210之中，並具有第一導電型。在一可能實施例中，井區240的摻雜濃度低於基板210的摻雜濃度。由於井區240的形成方式與第1圖的井區122相同，故不再贅述。在本實施例中，摻雜區221與222位於井區240之中。

在另一可能實施例中，半導體裝置200更包括輕摻雜汲極(Lightly Doped Drain；LDD)241與242。在本實施例中，輕摻雜汲極241與242具有第二導電型。如圖所示，輕摻雜汲極241直接接觸摻雜區221，輕摻雜汲極242直接接觸摻雜區222。輕摻雜汲極241與242用以避免熱載子效應(hot carrier effect)。

在其它實施例中，半導體裝置200更包括絕緣側壁層233。絕緣側壁層233形成在閘極231與閘極介電層232的側壁。由於絕緣側壁層233的形成方式與第1圖的絕緣側壁層143的形成方式相同，故不再贅述。在本實施例中，絕緣側壁層233重疊輕摻雜汲極241與242。

第3A~3C圖係本發明實施例之半導體裝置100在其製造方法中各階段的剖面圖。參見第3A圖，首先提供基板110。在一可能實施例中，基板110具有第一導電型。接著，形成井區121與122於基板100中。在一可能實施例中，井區121具有第二導電型，井區122具有第一導電型。第一導電型相異於第二導電型。在其它實施例中，井區122的摻雜濃度高於基板110的摻雜濃度。

參見第3B圖，於基板110上依序形成閘極介電層142及閘極141。在一實施例中，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層142)及位於其上之導電材料層(用以形成閘極141)於基板110上，再將此介電材料層及導電材料層經一微影與蝕刻製程露出預定形成摻雜區131與132。之後，再藉由另一微影與蝕刻製程將介電材料層及導電材料層分別圖案化以形成閘極介電層142及閘極141。在本實施例中，閘極介電層142可被劃分成區域R1與R2。區域R1的厚度小於區域R2的厚度。

接著，參見第3C圖，在閘極介電層142及閘極141的側壁形成絕緣側壁層143。於絕緣側壁層143之後，進行離子佈植步驟以形成摻雜區131與132。摻雜區131與132分別設於閘極141兩側之基板110內。在一可能實施例中，摻雜區131係設於井區121之中，並具有第二導電型，而摻雜區132係設於井區122之中，並具有第二導電型。如圖所示，摻雜區132與閘極介電層142在空間上彼此分隔。在一可能實施例中，摻雜區131與132的摻雜濃度均高於井區121的摻雜濃度。在其它實施例中，閘極141、摻雜區131與132構成一電晶體。

由於區域R1的厚度小於區域R2的厚度，故可縮短電晶體的切換時間，如從一導通狀態切換至一不導通狀態，或是從一不導通狀態切換至一導通狀態。另外，由於區域R2的厚度大於區域R1的厚度，故可避免電晶體在不導通狀態時發生漏電現象。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體裝置，包括：一基板，具有一第一導電型；一第一摻雜區，形成於該基板之中，並具有一第二導電型；一第二摻雜區，形成於該基板之中，並具有該第二導電型；一閘極，形成於該基板之上，並位於該第一及第二摻雜區之間；以及一閘極介電層，形成於該基板之上，並位於該閘極與該基板之間，其中該閘極介電層具有一第一區域以及一第二區域，該第一區域的厚度不同於該第二區域的厚度。
如申請專利範圍第1項所述之半導體裝置，更包括：一第一井區，形成於該基板之中，並具有該第一導電型，其中該第二摻雜區位於該第一井區中。
如申請專利範圍第2項所述之半導體裝置，更包括：一第二井區，形成於該基板之中，並具有該第二導電型，其中該第一摻雜區位於該第二井區之中。
如申請專利範圍第3項所述之半導體裝置，其中該第一摻雜區與該閘極介電層在空間上彼此分隔。
如申請專利範圍第1項所述之半導體裝置，其中該閘極介電層更具有一第三區域，該第三區域的厚度相同於該第一區域的厚度。
如申請專利範圍第5項所述之半導體裝置，其中該第二區域位於該第一及第三區域之間。
如申請專利範圍第6項所述之半導體裝置，更包括：一井區，形成於該基板之中，並具有該第一導電型，其中該第一及第二摻雜區位於該井區之中。
如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區、該第二摻雜區及該閘極構成一電晶體。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為P型，該第二導電型為N型。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為N型，該第二導電型為P型。
一種半導體裝置之製造方法，包括：提供一基板，其具有一第一導電型；形成一第一摻雜區於該基板之中，其中該第一摻雜區具有一第二導電型；形成一第二摻雜區於該基板之中，其中該第二摻雜區具有該第二導電型；形成一閘極於該基板之上，其中該閘極位於該第一及第二摻雜區之間；以及形成一閘極介電層於該基板之上，其中該閘極介電層位於該閘極與該基板之間，並具有一第一區域以及一第二區域，該第一區域的厚度不同於該第二區域的厚度。
如申請專利範圍第11項所述之半導體裝置之製造方法，更包括：形成一第一井區於該基板之中，其中該第一井區具有該第一導電型，該第二摻雜區位於該第一井區中。
如申請專利範圍第12項所述之半導體裝置之製造方法，更包括：形成一第二井區於該基板之中，其中該第二井區具有該第二導電型，該第一摻雜區位於該第二井區之中。
如申請專利範圍第13項所述之半導體裝置之製造方法，其中該第一摻雜區與該閘極介電層在空間上彼此分隔。
如申請專利範圍第11項所述之半導體裝置之製造方法，其中該閘極介電層更具有一第三區域，該第三區域的厚度相同於該第一區域的厚度。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中該第二區域位於該第一及第三區域之間。
如申請專利範圍第16項所述之半導體裝置之製造方法，更包括：形成一井區於該基板之中，該井區具有該第一導電型，該第一及第二摻雜區位於該井區之中。
如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一摻雜區、該第二摻雜區及該閘極構成一電晶體。
如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一導電型為P型，該第二導電型為N型。
如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一導電型為N型，該第二導電型為P型。