KR102136178B1 - 고전압 디바이스들을 위한 에피택셜 소스 및 드레인 구조물들 - Google Patents

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KR102136178B1
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Abstract

에피택셜 소스 및 에피택셜 드레인을 가지며, 고전압 응용 분야에 적합하도록 게이트 번아웃을 감소시키고 스위칭 속도를 증가시키도록 하는 집적 회로가 제공된다. 이 집적 회로는 고전압 N-웰(high voltage N-well; HVNW) 및 고전압 P-웰(high voltage P-well; HVPW)을 갖는 반도체 기판을 포함한다. 집적 회로는 반도체 기판 상에 고전압 디바이스를 더 포함한다. 고전압 디바이스는 HVNW에 배치된 에피택셜 p-형 소스, HVPW에 배치된 에피택셜 p-형 드레인, 및 반도체 기판의 표면 상의 에피택셜 p-형 소스와 에피택셜 p-형 드레인 사이에 배치된 게이트를 포함한다.

Description

고전압 디바이스들을 위한 에피택셜 소스 및 드레인 구조물들{EPITAXIAL SOURCE AND DRAIN STRUCTURES FOR HIGH VOLTAGE DEVICES}
오늘날의 통합 칩들(integrated chips)은 다양한 기능들을 달성하기 위해 넓은 범위의 디바이스들을 사용한다. 일반적으로, 통합 칩들은 능동 디바이스들 및 수동 디바이스들을 포함한다. 능동 디바이스들은 금속 산화물 반도체 전계 효과 트랜지스터들(metal oxide semiconductor field effect transistors; MOSFETs)과 같은 트랜지스터들을 포함한다. MOSFET 디바이스들은 자동차 전기 시스템들, 전원 공급 장치들, 및 MOSFET 디바이스들의 스위칭 속도에 기반하는 전력 관리 응용 분야들과 같은 응용 분야들에 사용된다. 스위칭 속도는 MOSFET 디바이스의 RDS(on)에 적어도 부분적으로 기초한다. RDS(on)은 "드레인-소스 온 저항(drain-source on resistance)" 또는 MOSFET가 "온" 일때 MOSFET의 드레인과 소스 사이의 전체 저항을 나타낸다. RDS(on)은 전류 손실과 관련이 있고, MOSFET의 최대 전류 정격(maximum current rating)에 대한 기초이다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 것을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1a는 에피택셜 소스 및 드레인을 갖는 P-형 금속 산화물 반도체(PMOS)의 일부 실시예들의 단면도를 도시한다.
도 1b는 도 1a에 도시된 에피택셜 소스의 상세도를 도시한다.
도 2는 에피택셜 소스 및 드레인을 갖는 N-형 금속 산화물 반도체(NMOS)의 일부 실시예들의 단면도를 도시한다.
도 3은 고전압 디바이스들을 위한 에피택셜 소스 및 드레인을 갖는 집적 회로(IC)의 일부 실시예들의 단면도를 도시한다.
도 4 내지 도 13은 에피택셜 소스 및 드레인을 갖는 집적 회로(IC)를 제조하는 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 14는 도 4 내지 도 13의 방법의 일부 실시예들의 흐름도를 도시한다.
본 개시는 이 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들(components) 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단하고 명료함을 목적으로 하며, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처들의 다른 소자들 또는 피처들의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device) 또는 장치(apparatus)의 상이한 방향들을 포함하도록 의도된다. 디바이스 또는 장치는 다르게 지향될 수도 있고(90도 회전되거나 또는 다른 방향으로 회전될 수도 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 이와 유사하게 해석될 수 있다. 더 나아가, "제1(first)", "제2(second)", "제3(third)", "제4(fourth)" 등의 용어들은 단지 일반적인 식별자일 뿐이며, 다양한 실시예들에서 상호 교환될 수 있다. 예를 들어, 일부 실시예들에서 소자(예를 들어, 에칭, 유전체 층, 또는 기판)는 "제1" 소자로 지칭될 수 있지만, 그 소자는 다른 실시예들에서는 "제2" 소자로 지칭될 수 있다.
고전압 디바이스들은 증가된 스위칭 속도 때문에 전력 관리(power management), 전기 통신(telecommunications) 등을 포함하는 광범위한 응용 분야들에 사용된다. 그러나, 높은 RDS(on)과 같은 바람직하지 않은 영향으로 인하여 스위칭 속도가 감소되고 스위칭 중에 보다 많은 에너지 손실이 발생한다. 전류 손실을 피하고 관련된 디바이스에 적합한 최대 전류 정격을 높이려면, 보다 낮은 RDS(on)이 바람직한다. 예를 들어, 고전압 디바이스는 높은 최대 전류 정격을 필요로 하기 때문에, 더 낮은 RDS(on)이 바람직한다.
고전압 디바이스들과 같은 디바이스들은 게이트에 의해 분리되는 소스 및 드레인을 갖는 트랜지스터들을 포함할 수 있다. 소스 및 드레인은 일반적으로 기판에 불순물을 주입함으로써 형성된다. 그러나, 주입 프로세스는 소스 및 드레인에서 기판의 표면을 손상시킬 수 있다. 기판의 결함들은 예를 들어 RDS(on)을 높임으로써 동작에 부정적인 영향을 줄 수 있다. 여기서, 소스 및 드레인을 형성하기 위해 기판에 불순물들을 주입하는 대신에, 소스 및 드레인을 에피택셜 성장시킨다. 소스 및 드레인이 성장되기 때문에, 소스 및 드레인의 표면들은 이온 주입이 야기되는 결함들을 경험하지 않는다. 따라서, 고전압 디바이스들을 위한 에피택셜 소스 및 드레인은 RDS(on)을 감소시키기 위해 설명된다. 더욱이, 소스 및 드레인의 도핑 밀도는 에피택셜 성장을 통해 증가될 수 있으며, 이는 또한 RDS(on)을 감소시킨다.
도 1a를 참조하면, 에피택셜 p-형 소스 및 드레인을 갖는 P-형 금속 산화물 반도체(PMOS) 트랜지스터(100)의 일부 실시예들의 단면도가 도시되어 있다. PMOS 트랜지스터(100)는 반도체 기판(102)을 포함한다. 반도체 기판(102)은 제1 N-웰 영역(104a) 및 제2 N-웰 영역(104b)을 포함하는 N-웰 영역들을 갖는다. 일부 실시예들에서, N-웰 영역들(104a, 104b)은 고전압 N-웰들(HVNWs)이다. N-웰 영역들(104a, 104b)은 N-형 도펀트를 가지며, 약 1015 내지 1017 불순물/cm-3 범위의 도핑 농도를 가질 수 있다. 반도체 기판(102)은 또한 P-웰 영역(106)을 포함한다. 일부 실시예들에서, P-웰 영역(106)은 고전압 P-웰(HVPW)이다. P-웰 영역(106)은 제1 N-웰 영역(104a)과 제2 N-웰 영역(104b) 사이에 배치된다. P-웰 영역(106)은 P-형 도펀트를 가지며, 약 1015 내지 1017 불순물/cm-3 범위의 도핑 농도를 가질 수 있다.
절연된 P-웰(108)은 제1 N-웰 영역(104a)에 주입된다. 일부 실시예들에서, 절연된 P-웰(108)은 P-형 도펀트를 가지며, 약 1016 내지 1018 불순물/cm-3 범위의 도핑 농도를 가질 수 있다. 절연된 P-웰(108)은 반도체 기판(102)의 최상부 표면으로부터 제1 N-웰 영역(104a)의 내부로 연장된다.
N-웰 영역들(104a, 104b)은 또한 N+ 도핑된 영역들(110a, 110b)을 포함한다. 예를 들어, 제1 N+ 도핑된 영역(110a)은 제1 N-웰 영역(104a) 내에 주입되고, 제2 N+ 도핑된 영역(110b)은 제2 N-웰 영역(104b) 내에 주입된다. N+ 도핑된 영역들(110a, 110b)은 N-웰 영역들(104a, 104b)에 접촉하는 바디로서 기능한다. N+ 도핑된 영역들(110a, 110b)은 N+ 도핑된 영역들이 N-웰 영역들(104a, 104b)에 접촉하는 역할을 하도록 N-웰 영역들(104a, 104b)보다 더 높은 농도의 N-형 도펀트들(예를 들어, 붕소)로 도핑될 수 있다.
복수의 절연 구조물들(112a, 112b, 112c)은 다양한 활성 피처들에 대한 영역들을 정의하고 서로 절연시킨다. 복수의 절연 구조물들(112a, 112b, 112c)은 제1 절연 구조물(112a), 제2 절연 구조물(112b) 및 제3 절연 구조물(112c)을 포함할 수 있다. 복수의 절연 구조물들(112a, 112b, 112c)은 예를 들어 얕은 트렌치 절연 구조물들, 깊은 트렌치 절연 구조물들, 또는 몇몇 다른 유형의 절연 구조물들일 수 있으며, 또한 예를 들어 이산화 규소와 같은 유전체 재료로 채워질 수 있다.
에피택셜 p-형 소스(114)는 제1 N-웰 영역(104a) 내에 배치되고, 에피택셜 p-형 드레인(116)은 P-웰 영역(106) 내에 배치된다. 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 에피택셜 층으로서 성장된다. 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 다각형 형상을 갖는다. 일부 실시예들에서, 다각형 형상은 도 1b에 도시된 바와 같이 육각형이다.
도 1b를 참조하면, 다각형 에피택셜 p-형 소스(114)가 제1 N-웰 영역(104a)에 매립된 것으로 도시되어 있다. 에피택셜 p-형 소스(114)는 하단 패싯(facet, 150), 상단 패싯(152), 2개의 각진 패싯을 갖는 제1 측부(154), 및 2개의 각진 패싯을 갖는 제2 측부(156)을 포함하는 6개의 실질적으로 평평한 패싯을 갖는다. 제1 측부(154)은 상단 패싯(152)으로부터 절연된 P-웰(108) 내부로 연장되는 제1 상부 패싯(158)을 갖는다. 제1 측부(154)은 또한 하단 패싯(150)으로부터 제1 상부 패싯(158)을 향해 연장되는 제1 하부 패싯(160)을 갖는다. 제1 상부 패싯(158) 및 제1 하부 패싯(160)은 제1 N-웰 영역(104a)의 최상부 표면(104a') 아래의 제1 지점(162)에서 거리 d1만큼 만난다. 반도체 기판(102)이 N-웰 영역들(104a, 104b)을 포함하기 때문에, 제1 N-웰 영역(104a)의 최상부 표면(104a')은 반도체 기판(102)의 최상부 표면이다.
제2 측부(156)은 상단 패싯(152)으로부터 제1 N-웰 영역(104a)으로 연장하는 제2 상부 패싯(164)을 갖는다. 제2 측부(156)은 또한 하단 패싯(150)으로부터 제2 상부 패싯(164)을 향해 연장하는 제2 하부 패싯(166)을 갖는다. 제2 상부 패싯(164) 및 제2 하부 패싯(166)은 제1 N-웰 영역(104a)의 최상부 표면(104a') 아래의 제2 지점(168)에서 거리 d1만큼 만난다. 따라서, 에피택셜 p-형 소스(114)는 제1 지점(162)과 제2 지점(168)이 최상부 표면(104a') 아래의 거리 d1 이 되도록 제1 N-웰 영역(104a)에 매립될 수 있다. 일부 실시예들에서, 제1 지점(162)은 게이트 유전체(124) 또는 측벽 스페이서들(126)의 측벽 스페이서의 하부에 위치할 수 있다.
에피택셜 p-형 소스(114)의 일부는 제1 N-웰 영역(104a)의 최상부 표면(104a') 위로 거리 d2 만큼 연장된다. 최상부 표면(104a') 위로 연장하는 에피택셜 p-형 소스(114)의 양은 에피택셜 성장 프로세스에 기초할 수 있다. 거리 d2 는 거리 d1 보다 클 수 있다. 일부 실시예들에서, 거리 d2 는 반도체 기판(102) 상의 다른 피처들의 높이보다 클 수 있다. 예를 들어, 거리 d2 는 게이트(120)의 높이보다 클 수 있다. 패싯들(150, 152, 158, 160, 164, 166)은 에피택셜 p-형 소스(114)의 에피택셜 성장으로 인해 실질적으로 평평하다.
도 1b는 에피택셜 p-형 소스(114)를 도시하지만, 에피택셜 p-형 드레인(116)은 동일한 치수가 아닌 경우 유사한 치수를 가질 수 있다. 예를 들어, 에피택셜 p-형 드레인(116)은 또한 P-웰 영역(106)의 최상부 표면 하부에 있는 지점에서 만나도록 연장되는 측부에서 각진 패싯을 가질 수 있다. 또한, 다각형 형상은 다각형의 인장 강도에 기초하여 에피택셜 p-형 소스(114) 및/또는 에피택셜 p-형 드레인(116)에 대해 선택될 수 있지만, 다른 형상들이 사용될 수도 있다.
도 1a로 되돌아 가서, 일부 실시예들에서, 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 결정 구조물에서 실리콘 또는 게르마늄을 포함하는 p-형 기본 반도체일 수 있다. 다른 실시예들에서, 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 하나의 위치의 하나의 비율에서 다른 위치의 다른 비율로 변경되는 Ge 조성물을 포함한다. 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 약 1020 내지 1021 불순물/cm-3 범위의 도핑 농도를 갖는다.
P-형의 저농도로 도핑된 확산(PLDD) 영역(118)은 제1 N-웰 영역(104a)에 위치하고, 게이트(120)의 에지와 정렬되고 스페이서(126) 아래에 위치한다. 게이트(120)는 반도체 기판(102)의 최상부 표면 상에 형성되고, 에피택셜 p-형 소스(114)와 에피택셜 p-형 드레인(116) 사이에 측 방향으로 삽입된다. 게이트(120)는 에피택셜 p-형 소스(114)와 에피택셜 p-형 드레인(116) 사이에 위치된 제2 절연 구조물(112b) 위로 연장할 수 있다. 게이트(120)는 게이트 유전체(122), 게이트 전극(124), 및 게이트 유전체(122) 및 게이트 전극(124)의 측벽들과 접하는 측벽 스페이서들(126)을 포함한다.
에피택셜 p-형 소스(114), 에피택셜 p-형 드레인(116), 및 게이트(120)는 집합적으로 PMOS 트랜지스터(100)를 형성한다. 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)이 성장하기 때문에, 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 이온 주입에 의해 형성된 소스 및 드레인에 공통인 결함들을 갖지 않게 된다. 또한, 에피택셜 성장은 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)에 대해 보다 높은 도핑 농도를 제공할 수 있다. 이러한 이점은 PMOS 트랜지스터(100)의 RDS(on)을 감소시키는 효과를 갖는다. 유리하게는, 보다 낮은 RDS(on)은 PMOS 트랜지스터(100)의 전류 흐름을 용이하게 함으로써, 고전압 응용 분야에 적합하게 되도록 게이트 번아웃(burnout)을 감소시키고 스위칭 속도를 증가시킨다.
도 2를 참조하면, 에피택셜 n-형 소스 및 드레인을 갖는 N-형 금속 산화물 반도체(NMOS) 트랜지스터(200)의 실시예들의 단면도를 도시한다. NMOS 트랜지스터(200)는 기판(202)을 포함한다. 기판(202)은 제1 P-웰 영역(204a) 및 제2 P-웰 영역(204b)을 포함하는 P-웰 영역들을 갖는다. 일부 실시예들에서, P-웰 영역들(204a, 204b)은 도 1a의 P-웰 영역(106)과 관련하여 전술한 바와 같이 고전압 P-웰들(HVPWs)이다. 기판(202)은 N-웰 영역(206)을 또한 포함한다. N-웰 영역(206)은 제1 P-웰 영역(204a)과 제2 P-웰 영역(204b) 사이에 배치된다. 일부 실시예들에서, N-웰 영역(206)은 도 1a의 N-웰 영역들(104a, 104b)에 관하여 전술한 바와 같이 고전압 N-웰(HVNW)이다.
절연된 N-웰(208)은 제1 P-웰 영역(204a) 내에 주입된다. 일부 실시예에서, 절연된 N-웰(208)은 N-형 도펀트를 가지며, 약 1016 내지 1018 불순물/cm-3 범위의 도핑 농도를 가질 수 있다. P-웰 영역들(204a, 204b)은 또한 각각 P+ 도핑된 영역들(210a, 210b)을 포함한다. 예를 들어, 제1 P+ 도핑된 영역(210a)은 제1 P-웰 영역(204a) 내에 주입되고, 제2 P+ 도핑된 영역(210b)은 제2 P-웰 영역(204b) 내에 주입된다. P+ 도핑된 영역들(110a, 110b)은 P-웰 영역들(204a, 204b)에 접촉하는 바디로서 기능한다.
절연 구조물들(212a, 212b, 212c)은 제1 절연 구조물(212a), 제2 절연 구조물(212b), 및 제3 절연 구조물(212c)을 포함할 수 있다. 절연 구조물들(212a, 212b, 212c)은 예를 들어, 얕은 트렌치 절연 구조물들, 깊은 트렌치 절연 구조물들, 또는 일부 다른 유형의 절연 구조물들일 수 있다. 절연 구조물들(212a, 212b, 212c)은 도 1a와 관련하여 전술한 바와 같이 기판(202)의 상부 표면으로부터 연장한다.
에피택셜 n-형 소스(214)는 제1 P-웰 영역(204a) 내에 배치되고, 에피택셜 n-형 드레인(216)은 N-웰 영역(206) 내에 배치된다. 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)은 n-형 재료로 전술한 에피택셜 층으로서 성장된다. 예를 들어, 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)은 실리콘 또는 인을 포함하는 n-형 기본 반도체, 예컨대 SiP를 포함한다. 또한, 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)은 도 1b와 관련하여 전술한 바와 같이 동일하지는 않지만, 유사한 다각형 형상을 가질 수 있다.
N-형의 저농도로 도핑된 확산(NLDD) 영역(218)은 제1 P-웰 영역(204a) 내에 배치되고, 게이트(220)와 정렬된다. 게이트(220)는 기판(202)의 최상부 표면 상에 형성되고, 에피택셜 n-형 소스(214)와 에피택셜 n-형 드레인(216) 사이에 측 방향으로 삽입된다. 게이트(220)는 에피택셜 n-형 소스(214)와 에피택셜 n-형 드레인(216) 사이에 위치된 제2 절연 구조물(212b)의 위로 연장될 수 있다. 게이트(220)는 게이트 유전체(222), 게이트 전극(224), 및 게이트 유전체(222) 및 게이트 전극(224)의 측벽과 맞대고 있는 측벽 스페이서(226)를 포함한다. 에피택셜 n-형 소스(214), 에피택셜 n-형 드레인(216), 및 게이트(220)는 집합적으로 NMOS 트랜지스터(200)를 형성한다. 전술한 PMOS 트랜지스터(100)와 마찬가지로, 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)은 낮은 RDS(on)을 제공한다.
도 3을 참조하면, 고전압 디바이스들을 위한 에피택셜 소스 및 드레인 구조물들을 사용하는 집적 회로(IC)의 일부 실시예들의 단면도를 도시한다. 통합 칩(300)은 반도체 기판(302) 위에 배치된 PMOS 디바이스(304) 및 NMOS 디바이스(306)를 포함한다. PMOS 디바이스(304)는 반도체 기판(302) 내에 배치된 PMOS 웰 영역들(308)을 포함한다. PMOS 웰 영역들(308)은 제1 PMOS 웰 영역(308a) 및 제2 PMOS 웰 영역(308b)을 포함한다. 제1 PMOS 웰 영역(308a)은 제1 도핑 타입을 가지며, 제2 PMOS 웰 영역(308b)은 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는다. 예를 들어, 제1 PMOS 웰 영역(308a)은 고전압 N-웰(high-voltage N-well, HVNW)일 수 있고, 제2 PMOS 웰 영역(308b)은 고전압 P-웰(high-voltage P-well, HVPW)일 수 있다. PMOS 트랜지스터는 PMOS 웰 영역들(308) 내에 배치된다. PMOS 트랜지스터는 채널 영역(312)에 의해 에피택셜 드레인(310d)으로부터 분리되는 에피택셜 소스(310s)를 포함한다. 게이트 구조물(314)은 채널 영역(312)위에 배치된다. 게이트 구조물(314)은 게이트 유전체 층(318)에 의해 채널 영역(312)으로부터 절연된 게이트 전극(316)을 포함한다. 일부 실시예들에서, 반도체 기판(302) 내에서 에피택셜 소스(310s)와 에피택셜 드레인(310d) 사이에 절연 영역들(320a)(예를 들어, 얕은 트렌치 절연 영역들)이 배치된다.
NMOS 디바이스(306)는 반도체 기판(302) 내에 배치된 NMOS 웰 영역들(322)을 포함한다. NMOS 웰 영역들(322)은 제1 NMOS 웰 영역(322a) 및 제2 NMOS 웰 영역(322b)을 포함한다. 제1 NMOS 웰 영역(322a)은 제1 도핑 타입을 가지며, 제2 NMOS 웰 영역(322b)은 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는다. 예를 들어, 제1 NMOS 웰 영역(322a)은 HVPW일 수 있지만, 제2 NMOS 웰 영역(322b)은 HVNW일 수 있다. NMOS 웰 영역들(322) 내에는 NMOS 트랜지스터가 배치되어 있다. NMOS 트랜지스터는 채널 영역(326)에 의해 에피택셜 드레인(324d)으로부터 분리되는 에피택셜 소스(324s)를 포함한다. 게이트 구조물(328)은 채널 영역(326) 위에 배치된다. 게이트 구조물(328)은 게이트 유전체 층(332)에 의해 채널 영역(326)으로부터 절연된 게이트 전극(330)을 포함한다. 일부 실시예에서, 반도체 기판(302) 내에서 에피택셜 소스(324s)와 에피택셜 드레인(324d) 사이에 절연 영역들(320b)(예를 들어, 얕은 트렌치 절연 영역들)이 배치된다.
층간 유전체(Inter-Layer Dielectric, ILD) 구조물(334)은 반도체 기판(302) 위에 배치된다. 일부 실시예들에서, ILD 구조물(334)은 산화물, 저유전 유전체(low-k dielectric) 또는 초 저유전 유전체(ultra-low-k dielectric)의 하나 이상의 층들을 포함할 수 있다. 접촉부(336a), 금속 와이어 층들(336b), 및 금속 비아 층들(336c)을 포함하는 제1 세트의 상호 접속층들(336)은 ILD 구조물(334)에 의해 둘러싸이고, PMOS 디바이스(304)의 위에 놓인다. 접촉부(338a), 금속 와이어 층들(338b), 및 금속 비아 층들(338c)을 포함하는 제2 세트의 상호 접속층들(338)은 ILD 구조물(334)에 의해 둘러싸이고, NMOS 디바이스(306)의 위에 놓인다. 일부 실시예들에서, 제1 세트의 상호 접속층들(336) 및 제2 세트의 상호 접속층들(338)은 구리, 텅스텐, 및/또는 알루미늄을 포함할 수 있다. ILD 구조물(334)은 캐핑 구조물(340)에 의해 캐핑된다. 캐핑 구조물(340)은 복수의 패시베이션 층들, 예를 들어 제1 패시베이션 층(342) 및 제2 패시베이션 층(344)을 포함할 수 있다. 제1 패시베이션 층(342) 및 제2 패시베이션 층(344)은 산화물 또는 질화물(예를 들어, 실리콘 산화물, 실리콘 질화물), 도핑되지 않은 규산염 유리, 및/또는 이들의 다중 층인 재료를 포함할 수 있다. 제1 본드 패드(346) 및 제2 본드 패드(348)를 포함하는 본드 패드들이 캐핑 구조물(340)에 안착된다. 제1 본드 패드(346) 및 제2 본드 패드(348)는 구리와 같은 도전성 재료로 구성된다. 일부 실시예들에서, 제1 본드 패드(346)는 제1 세트의 상호 접속층들(336)을 통해 PMOS 디바이스(304)에 접속되고, 제2 본드 패드(348)는 제2 세트의 상호 접속층들(338)을 통해 NMOS 디바이스(306)에 연결된다.
도 4 내지 도 13을 참조하면, 일련의 단면도들(400~1300)은 도 1a의 PMOS 트랜지스터와 같이, PMOS 트랜지스터를 위한 에피택셜 소스 및 에피택셜 드레인을 갖는 집적 회로(IC)를 제조하는 방법의 일부 실시예들을 도시한다.
도 4의 단면도(400)에 의해 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 반도체 재료로 제조될 수 있다. 일부 실시예들에서, 기판(102)은 벌크 단결정 실리콘 기판(bulk monocrystalline silicon substrate)이지만, 다른 실시예들에서는 기판이 핸들 기판, 핸들 기판 위의 절연 층, 및 절연 층 위의 반도체 재료로 이루어진 디바이스 층을 포함하는 반도체 또는 절연체(SOI) 기판이다. 복수의 절연 구조물들(112a, 112b, 112c)은 기판 내에 형성되고, 기판(102)의 상부 표면으로 연장된다. 기판(102)은 약 1.5 마이크로미터 내지 4 마이크로미터의 범위의 두께를 가질 수 있다. 예를 들어, 기판(102)은 약 2.5 마이크로미터 두께일 수 있다. 복수의 절연 구조물들(112a, 112b, 112c)은 기판(102)의 상부 표면으로부터 연장하고, 예를 들어 대략 1 마이크로미터의 깊이를 가질 수 있다. 복수의 절연 구조물들(112a, 112b, 112c)은 논리 영역 또는 고전압 디바이스 영역과 같은 기판(102)의 디바이스 영역들을 구분한다. 일부 실시예들에서, 복수의 절연 구조물들(112a, 112b, 112c)을 형성하는 프로세스는 트렌치들을 형성하는 단계와, 이어서 트렌치들을 유전체 재료로 채우는 단계를 포함한다.
기판은 N-웰 영역들(104a, 104b) 및 P-웰 영역(106)을 형성하기 위해 도펀트로 주입된다. 전술한 바와 같이, N-웰 영역들(104a, 104b)은 N-형 도펀트를 가지며 약 1015 내지 1017 불순물/cm-3 범위의 도핑 농도를 가질 수 있고, P-웰 영역(106)은 P-형 도펀트를 가지며 약 1015 내지 1017 불순물/cm-3 범위의 도핑 농도를 가질 수 있다. N-웰 영역들(104a, 104b)은 약 2 마이크로미터와 5 마이크로미터 사이의 범위의 두께를 가질 수 있다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 복수의 게이트 층들(502)이 기판(102) 위에 형성된다. 일부 실시예들에서, 복수의 게이트 층들(502)은 게이트 유전체층(504) 및 게이트 전극층(506)을 포함한다. 예를 들어, 게이트 유전체 층(504)은 고유전 유전체(high-k dielectric)를 포함할 수 있고, 게이트 전극 층(506)은 일부 실시예들에서 폴리실리콘(polysilicon)을 포함할 수 있다. 게이트 유전체층(504) 및 게이트 전극층(506)은 도시된 바와 같이 단일층으로 각각 도시되었지만, 각각의 층은 다중 층들로 구성될 수 있다. 게이트 마스크(508)는 복수의 게이트 층들(502) 위에 선택적으로 퇴적된다. 특히, 게이트 마스크(508)는 제1 절연 구조물(112a)과 제2 절연 구조물(112b) 사이에 놓이도록 형성되고 패터닝된다. 일부 실시예들에서, 게이트 마스크(508)는 포토레지스트 층이다.
도 6의 단면도(600)에 의해 도시된 바와 같이, 복수의 게이트 층들(502)은 게이트 마스크(도 5의 508)를 제위치에서 패터닝한다. 예를 들어, 제1 패터닝(602)은 복수의 게이트 층들(도 5의 502)을 패터닝하기 위해 포토리소그래피를 사용하여 수행될 수 있다. 선택적으로, 제1 패터닝(602)은 에칭제(etchant)로 게이트 층들(도 5의 502)을 노출시킴으로써 발생할 수 있다. 다른 실시예에서, 제1 패터닝(602)은 에칭제로 복수의 게이트 층들(도 5의 502)을 에칭함으로써 수행될 수 있다. 에칭제는 불소 종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학제를 갖는 건식 에칭제이거나 또는 플루오르화 수소산(hydrofluoric acid, HF)을 포함하는 습식 에칭제를 포함할 수 있다. 이어서, 게이트 마스크(도 5의 508)가 박리되고, 게이트 유전체(122) 및 게이트 전극(124)이 된다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 측벽 스페이서들(126)은 게이트(120)를 형성하기 위해 게이트 유전체(122) 및 게이트 전극(124)의 측벽을 따라 형성된다. 측벽 스페이서들(126)은 예를 들어 산화물 또는 실리콘 질화물과 같은 일부 다른 유전체일 수 있다. 일부 실시예들에서, 측벽 스페이서들(126)을 형성하는 프로세스는 게이트 유전체(122) 및 게이트 전극(124)을 각각 등각적으로 커버링하고 라이닝하는 게이트 스페이서층을 형성하는 단계를 포함한다. 게이트 스페이서층은 예를 들어, 급속 열 어닐링(RTA)이 뒤따르는 고온 산화(HTO)에 의해 형성될 수 있다. 또한, 일부 실시예들에서, 프로세스는 게이트 스페이서층의 수직 세그먼트를 제거하지 않고 게이트 스페이서층의 수평 세그먼트를 제거하기 위해 게이트 스페이서층에 에치 백(etch back)을 수행하는 단계를 포함한다. 에치 백 후에 제자리에 남아있는 수직 세그먼트는 측벽 스페이서(126)에 대응한다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 각진 임플란트(802)는 제1 N-웰 영역(104a) 내의 게이트(120)의 하부에 P-형의 저농도로 도핑된 확산(PLDD) 영역(118)을 형성하기 위해 수행된다. 각진 임플란트(802)는 제1 N-웰 영역(104a)과 상이한 도전성 타입(예를 들어, p+)을 갖는다. 일부 실시예들에서, 각진 임플란트(802)는 104a, 104b 및 106(도시되지 않음)을 포함하는 기판의 다른 노출된 표면 영역들에 주입될 수 있지만, 각진 임플란트(802)는 필드 산화물 또는 다른 차단 구조물(도시되지 않음)에 의해 이들 다른 표면 영역들로부터 차단될 수 있으며, 이에 따라 이 PLDD 영역(118)만이 도시된다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 통상적인 p-형의 이온 주입 동작은 절연된 P-웰(108)을 형성하기 위해 제 위치에 P-웰 마스크(도시되지 않음)로 수행된다(기판(102)의 표면에 수직인 "정상적인" 의미로). 별도의 통상의 n-형 이온 주입 동작이 제1 N-웰 영역(104a)에서 제1 N+ 도핑된 영역(110a)을 형성하고 제2 N-웰 영역(104b)에서 동시에 제2 N+ 도핑된 영역(110b)을 동시에 형성한다. 절연된 P-웰(108)은 약 0.5 마이크로미터와 2 마이크로미터 사이의 범위의 두께를 가질 수 있다. 다른 예시에서, 절연된 P-웰(108)의 두께는 약 1 마이크로미터와 1.5 마이크로미터 사이의 범위일 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 하드 마스크 층들(1002, 1004, 1006)이 퇴적된다. 하드 마스크 층들(1002 및 1006)은 기판(102) 위에 선택적으로 퇴적되고, 하드 마스크 층(1004)은 게이트(120) 위에 퇴적된다. 하드 마스크 층들(1002, 1004, 1006)은 실리콘 질화물(Si3N4)로 구성될 수 있다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 제2 패터닝(1102)은 다중 에지 소스 공동(1104) 및 다중 에지 드레인 공동(1106)를 형성하기 위해 기판(102)의 최상부 표면을 에칭한다. 일부 실시예들에서, 제2 패터닝(1102)은 공동이 기판(102)의 내부로 각도로 연장되도록 하는 각진 에칭이다. 다중 에지 소스 공동(1104) 및 다중 에지 드레인 공동(1106)은 코너에서 접속된 다수의 실질적으로 평평한 에지를 갖는다. 제2 패터닝(1102)의 에칭제는 불소 종(예를 들어, CF4, CHF3, C4F8 등)과 같은 에칭 화학제를 갖는 건식 에칭제이거나 또는 플루오르화 수소산(HF)과 같은 습식 에칭제를 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 에피택셜 성장 프로세스에 의해 형성된다. 에피택셜 p-형 소스(114)는 다중 에지 소스 공동(도 11의 1104)에 형성되고 에피택셜 p-형 드레인(116)은 다중 에지 드레인 공동(도 11의 1106)에 형성된다. 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)은 에피택셜 기술들을 이용하여 성장된다. 에피택셜 p-형 소스(114)가 실리콘 게르마늄(SiGe)인 것으로 가정한다. 도핑된 실리콘 게르마늄의 퇴적은 CVD 반응기, LPCVD 반응기, 또는 초 고진공 CVD(UHVCVD)에서 수행될 수 있다. 반응기 온도는 600 ℃ 내지 800 ℃ 사이일 수 있고, 반응기 압력은 1 내지 760 Torr 일 수 있다. 캐리어 가스는 10 내지 50 SLM 범위의 유속에서 수소 또는 헬륨으로 이루어질 수 있다.
예를 들어 디클로로실란(DCS 또는 SiH2Cl2), 실란(SiH4), 또는 디실란(Si2H6) 등의 실리콘 소스 전구체 가스를 사용하여 퇴적이 수행될 수 있다. 예를 들어, DCS는 15 ~ 100 SCCM 범위의 유속으로 사용될 수 있다. 퇴적은 또한 H2 로 희석된 GeH4 와 같은 게르마늄 소스 전구체 가스를 사용할 수 있다(예를 들어, GeH4 는 1-5 %로 희석될 수 있다). 예를 들어, 희석된 GeH4 는 1 % 농도 및 50 내지 300 SCCM 범위의 유속으로 사용될 수 있다. 따라서, SiGe 에피택셜 p-형 소스(114)가 성장될 수 있다.
여기서, 에피택셜 소스 및 드레인을 갖는 IC를 제조하는 방법은 도 1a의 PMOS 트랜지스터와 마찬가지로, PMOS 트랜지스터에 대해 설명된다. 따라서, 에피택셜 p-형 드레인(116)은 또한 SiGe 일 수 있다. 따라서, 에피택셜 p-형 드레인(116)은 유사한 에피택셜 성장 프로세스를 이용하여 성장된다. 그러나, 도 2의 NMOS 트랜지스터와 같이, NMOS 트랜지스터에 에피택셜 소스 및 드레인을 갖는 IC를 제조하는 방법이 또한 사용될 수 있다. 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)은 실리콘 인화물(SiP)로 구성될 수 있다. 예를 들어, 게르마늄 소스 전구체 가스를 사용하는 대신에, 인 소스 전구체 가스가 에피택셜 n-형 소스(214) 및 에피택셜 n-형 드레인(216)을 형성하기 위해 사용될 수 있다. 에피택셜 성장 프로세스는 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)이 기판(102)의 최상부 표면 위로 성장하게 할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 일단 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)이 성장되면, 기판(102) 및 게이트(120)로부터 하드 마스크 층들(1002, 1004, 1006)이 제거된다. 예를 들어, 일부 실시예들에서, 하드 마스크 층들(1002, 1004, 1006)을 제거하는 것은 기판(102) 상의 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)의 두께를 약 1 % 내지 약 10 % 범위(예를 들어, 약 10 옹스트롬 내지 약 9 옹스트롬) 만큼 감소시킬 수 있다. 다른 실시예들에서, 하드 마스크 층들(1002, 1004, 1006)을 제거하는 것은 에피택셜 p-형 소스(114) 및 에피택셜 p-형 드레인(116)의 두께를 기판(102)의 표면 또는 그 아래로 감소시킬 수 있다.
도 4 내지 도 13이 에피택셜 p-형 소스 및 에피택셜 p-형 드레인을 갖는 PMOS 디바이스의 제조 방법을 설명하고 있지만, 이 방법은 디바이스의 도핑 특성들을 변경함으로써 NMOS 디바이스에 적용될 수 있다. 예를 들어, NMOS 디바이스는 에피택셜 n-형 소스 및 에피택셜 n-형 드레인을 갖는다. 따라서, 본 방법은 변하지 않을 것이지만, 오히려 도펀트는 디바이스의 유형에 적합하도록 변화할 것이다.
도 14를 참조하면, 도 4 내지 도 13의 방법의 일부 실시예들의 흐름도(1400)가 제공된다.
단계 1402에서, 절연 구조물들은 기판 내에 형성된다. 기판은 n-형 웰 및 p-형 웰을 포함한다. n-형 웰은 고전압 n-형 웰(HVNW) 일 수 있고, p-형 웰은 고전압 p-형 웰(HVPW) 일 수 있다. 절연 구조물들은 기판의 상부 표면으로부터 기판의 내부로 연장된다. 예를 들어, 도 4를 참조한다.
단계 1404에서, 기판 위에 게이트 층들이 형성된다. 게이트 층들은 게이트 유전체 층 및 게이트 전극층을 포함할 수 있다. 또한, 게이트 마스크가 게이트 층들 위에 퇴적된다. 예를 들어, 도 5를 참조한다.
단계 1406에서, 게이트 층들을 패턴닝함으로써 게이트가 형성된다. 게이트는 게이트 유전체 및 게이트 전극을 포함한다. 예를 들어 도 6을 참조한다.
단계 1408에서, 게이트의 양 측부 상에 측벽 스페이서들이 형성된다. 예를 들어 도 7을 참조한다.
단계 1410에서, 각진 주입에 의해 N-형 웰의 게이트 아래에서 p-형의 저농도로 도핑된 확산(PLDD) 영역이 형성된다. 일부 실시예들에서, PLDD 영역의 에지는 게이트와 정렬된다. 예를 들어 도 8을 참조한다.
단계 1412에서, 절연된 P-웰 및 제1 N+ 도핑된 영역은 제1 N-형 웰 내에 형성되고, 이온 주입 동작에 의해 제2 N-웰 영역 내에 N+ 도핑된 영역이 형성된다. 예를 들어, 도 9를 참조한다.
단계 1414에서, 기판 및 게이트 위에 하드 마스크 층들이 선택적으로 퇴적된다. 예를 들어 도 10을 참조한다.
단계 1416에서, n-형 웰에 다중 에지 소스 공동이 형성되고, 기판의 p-형 웰에 다중 에지 드레인 공동이 형성된다. 예를 들어, 도 11을 참조한다.
단계 1418에서, 에피택셜 p-형 소스가 다중 에지 소스 공동에 형성되고, 에피택셜 p-형 드레인이 다중 에지 드레인 공동에 형성된다. 예를 들어, 도 12를 참조한다.
단계 1420에서, 하드 마스크 층들이 제거된다. 예를 들어, 도 13을 참조한다.
바람직하게는, 에피택셜 p-형 소스 및 에피택셜 p-형 드레인은 RDS(on)을 낮춘다.
도 14의 흐름도(1400)가 본 명세서에서 일련의 동작들 또는 이벤트들로서 도시되고 기술되었지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되는 것이 아님을 이해할 수 있을 것이다. 예를 들어, 일부 동작들은 본 명세서에 예시 및/또는 설명된 것과 별개로 상이한 순서 및/또는 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하는 것이 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작들은 하나 이상의 별개의 동작들 및/또는 단계에서 수행될 수 있다.
전술한 관점에서, 본 발명의 일부 실시예들은 에피택셜 소스 및 드레인을 갖는 집적 회로를 제공하며, 이는 고전압 응용 분야에 적합하도록 게이트 번아웃을 감소시키고 스위칭 속도를 증가시킨다. 집적 회로는 고전압 N-웰(HVNW) 및 고전압 P-웰(HVPW)을 갖는 반도체 기판을 포함한다. 집적 회로는 반도체 기판 상에 고전압 디바이스를 더 포함한다. 고전압 디바이스는 HVNW에 배치된 에피택셜 p-형 소스, HVPW 내에 배치된 에피택셜 p-형 드레인, 및 반도체 기판의 표면 상의 에피택셜 p-형 소스와 에피택셜 p-형 드레인 사이에 배치된 게이트를 포함한다.
또한, 본 발명의 다른 실시예들은 에피택셜 소스 및 드레인을 갖는 집적 회로를 제공한다. 집적 회로는 고전압 P-웰(HVPW) 및 고전압 N-웰(HVNW)을 갖는 반도체 기판을 포함한다. 집적 회로는 또한 반도체 기판 상에 고전압 디바이스를 포함한다. 고전압 디바이스는 HVPW에 배치된 에피택셜 n-형 소스, HVNW에 배치된 에피택셜 n-형 드레인, 및 반도체 기판의 표면 상에 HVPW와 HVNW 사이에 배치된 게이트를 갖는다.
또한, 본 발명의 다른 실시예들은 에피택셜 소스 및 드레인을 갖는 집적 회로(IC)를 제조하는 방법을 제공한다. 이 방법은 기판 위에 게이트 층들을 형성하는 단계를 포함한다. 기판은 고전압 n-웰(HVNW) 및 고전압 p-웰(HVPW)을 갖는다. 게이트 층들은 게이트 유전체 및 게이트 전극을 갖는 게이트를 형성하도록 패터닝된다. 측벽 스페이서들은 게이트 유전체 및 게이트 전극의 양 측부 상에 형성된다. 본 방법은 또한 기판 및 게이트 위에 하드 마스크 층들을 선택적으로 퇴적하는 단계를 포함한다. 각진 에칭은 HVNW에서 다중 에지 소스 공동을 형성하고 HVPW에서 다중 에지 드레인 공동을 형성하도록 수행된다. 다중 에지 소스 공동 및 다중 에지 드레인 공동은 코너에서 접속된 복수의 실질적으로 평평한 에지들을 갖는다. 에피택셜 p-형 소스가 다중 에지 소스 공동에 형성되고 에피택셜 p-형 드레인이 다중 에지 드레인 공동에 형성된다. 에피택셜 p-형 소스 및 에피택셜 p-형 드레인은 다각형 형상을 갖는다. 이어서, 하드 마스크 층들은 제거된다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예들.
실시예 1. 집적 회로(integrated circuit; IC)로서,
고전압 N-웰(high voltage N-well; HVNW) 및 고전압 P-웰(high voltage P-well; HVPW)을 갖는 반도체 기판; 및
상기 반도체 기판 상의 고전압 디바이스
를 포함하고,
상기 고전압 디바이스는, 상기 HVNW에 배치된 에피택셜 p-형 소스, 상기 HVPW에 배치된 에피택셜 p-형 드레인, 및 상기 반도체 기판의 표면 상의 상기 에피택셜 p-형 소스와 상기 에피택셜 p-형 드레인 사이에 배치된 게이트를 포함하는 것인, 집적 회로(IC).
실시예 2. 실시예 1에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인은 실리콘 게르마늄(SiGe)인 것인, 집적 회로(IC).
실시예 3. 실시예 1에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인은 다각형 형상을 갖는 것인, 집적 회로(IC).
실시예 4. 실시예 3에 있어서, 상기 다각형은 육각형인 것인, 집적 회로(IC).
실시예 5. 실시예 1에 있어서, 상기 에피택셜 p-형 소스는, 하단 패싯, 상단 패싯, 2개의 각진 패싯을 갖는 제1 측부, 및 2개의 각진 패싯을 갖는 제2 측부를 포함하는 실질적으로 6개의 평평한 패싯을 포함하는 것인, 집적 회로(IC).
실시예 6. 실시예 5에 있어서, 상기 제1 측부는,
상기 상단 패싯으로부터 상기 HVNW 내부로 연장되는 제1 상부 패싯; 및
상기 하단 패싯으로부터 상기 제1 상부 패싯을 향해 연장되는 제1 하부 패싯
을 포함하고,
상기 제1 상부 패싯과 상기 제1 하부 패싯은 상기 반도체 기판의 상기 표면 아래의 제1 지점에서 만나는 것인, 집적 회로(IC).
실시예 7. 실시예 6에 있어서, 상기 제2 측부는,
상기 상단 패싯으로부터 상기 HVPW 내부로 연장되는 제2 상부 패싯; 및
상기 하단 패싯으로부터 상기 제2 상부 패싯을 향해 연장하는 제2 하부 패싯
을 포함하고,
상기 제2 상부 패싯 및 상기 제2 하부 패싯은 상기 반도체 기판의 상기 표면 아래의 제2 지점에서 만나고, 상기 제1 지점 및 상기 제2 지점은 상기 반도체 기판의 상기 표면 아래로 거리 d1 만큼 연장되는 것인, 집적 회로(IC).
실시예 8. 실시예 6에 있어서, 상기 게이트는, 게이트 유전체, 게이트 전극, 및 상기 게이트 유전체 및 상기 게이트 전극에 의해 분리된 측벽 스페이서들을 포함하고, 상기 제1 지점은 상기 측벽 스페이서들 중의 측벽 스페이서의 하부에 위치하는 것인, 집적 회로(IC).
실시예 9. 실시예 1에 있어서, 상기 에피택셜 p-형 소스의 일부분은 상기 반도체 기판의 상기 표면 위로 연장되는 것인, 집적 회로(IC).
실시예 10. 집적 회로(integrated circuit; IC)로서,
고전압 P-웰(high voltage P-well; HVPW) 및 고전압 N-웰(high voltage N-well; HVNW)을 갖는 반도체 기판; 및
상기 반도체 기판 상의 고전압 디바이스
를 포함하고,
상기 고전압 디바이스는, 상기 HVPW에 배치된 에피택셜 n-형 소스, 상기 HVNW에 배치된 에피택셜 n-형 드레인, 및 상기 반도체 기판의 표면 상의 상기 HVPW와 상기 HVNW 사이에 배치된 게이트를 포함하는 것인, 집적 회로(IC).
실시예 11. 실시예 10에 있어서, 상기 에피택셜 n-형 소스 및 상기 에피택셜 n-형 드레인은 실리콘 인화물(SiP)인 것인, 집적 회로(IC).
실시예 12. 실시예 10에 있어서, 상기 에피택셜 n-형 소스 및 상기 에피택셜 n-형 드레인은 다각형인 것인, 집적 회로(IC).
실시예 13. 실시예 12에 있어서, 상기 다각형은 육각형인 것인, 집적 회로(IC).
실시예 14. 실시예 10에 있어서, 상기 에피택셜 n-형 소스는, 하단 패싯, 상단 패싯, 2개의 각진 패싯을 갖는 제1 측부, 및 2개의 각진 패싯을 갖는 제2 측부를 포함하는 실질적으로 6개의 평평한 패싯을 포함하는 것인, 집적 회로(IC).
실시예 15. 실시예 14에 있어서, 상기 제1 측부는,
상기 상단 패싯으로부터 상기 HVPW 내부로 연장되는 제1 상부 패싯; 및
상기 하단 패싯으로부터 상기 제1 상부 패싯을 향해 연장되는 제1 하부 패싯
을 포함하고,
상기 제1 상부 패싯과 상기 제1 하부 패싯은 상기 HVPW의 최상부 표면 아래의 제1 지점에서 만나는 것인, 집적 회로(IC).
실시예 16. 실시예 14에 있어서, 상기 에피택셜 n-형 소스의 일부분은 상기 HVPW의 최상부 표면 위로 연장되는 것인, 집적 회로(IC).
실시예 17. 집적 회로(integrated circuit; IC)를 제조하는 방법으로서,
고전압 n-웰(high voltage n-well; HVNW) 및 고전압 p-웰(high-voltage p-well; HVPW)을 갖는 기판 위에 게이트 층을 형성하는 단계;
게이트 유전체 및 게이트 전극을 갖는 게이트를 형성하기 위해 상기 게이트 층을 패터닝하는 단계;
상기 게이트 유전체 및 상기 게이트 전극의 양 측부 상에 측벽 스페이서를 형성하는 단계;
상기 기판 및 상기 게이트 위에 하드 마스크 층을 선택적으로 퇴적하는 단계;
상기 HVNW에 다중 에지 소스 공동과 상기 HVPW에 다중 에지 드레인 공동을 형성하기 위해 각진 에칭을 수행하는 단계 - 상기 다중 에지 소스 공동과 상기 다중 에지 드레인 공동은 코너에서 접속된 복수의 실질적으로 평평한 에지들을 가짐 -;
상기 다중 에지 소스 공동에 에피택셜 p-형 소스와 상기 다중 에지 드레인 공동에 에피택셜 p-형 드레인을 형성하는 단계 - 상기 에피택셜 p-형 소스와 상기 에피택셜 p-형 드레인은 다각형 형상을 가짐 -; 및
상기 하드 마스크 층을 제거하는 단계
를 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 18. 실시예 17에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인은 실리콘 게르마늄(SiGe)으로 구성되는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 19. 실시예 17에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인의 각각은, 하단 패싯, 상단 패싯, 2개의 각진 패싯을 갖는 제1 측부, 및 2개의 각진 패싯을 갖는 제2 측부를 포함하는 실질적으로 6개의 평평한 패싯을 포함하는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 20. 실시예 19에 있어서, 상기 제1 측부의 2개의 각진 패싯은 제1 지점에서 만나고, 상기 제2 측부의 2개의 각진 패싯은 제2 지점에서 만나며, 상기 제1 지점 및 상기 제2 지점은 상기 기판의 상부 표면 아래로 거리 d1 인 것인, 집적 회로(IC)를 제조하는 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC)로서,
    고전압 N-웰(high voltage N-well; HVNW) 및 고전압 P-웰(high voltage P-well; HVPW)을 갖는 반도체 기판; 및
    상기 반도체 기판 상의 고전압 디바이스로서, 상기 HVNW에 배치된 에피택셜 p-형 소스, 상기 HVPW에 배치된 에피택셜 p-형 드레인, 및 상기 반도체 기판의 표면 상의 상기 에피택셜 p-형 소스와 상기 에피택셜 p-형 드레인 사이에 배치된 게이트를 포함하는, 상기 고전압 디바이스
    를 포함하고,
    상기 에피택셜 p-형 소스는, 하단 패싯(facet), 상단 패싯, 2개의 각진 패싯을 갖는 제1 측부, 및 2개의 각진 패싯을 갖는 제2 측부를 포함하는 6개의 평평한 패싯을 가지며,
    상기 에피택셜 p-형 소스의 제1 측부는,
    상기 상단 패싯으로부터 상기 HVNW 내부로 연장되는 제1 상부 패싯; 및
    상기 하단 패싯으로부터 상기 제1 상부 패싯을 향해 연장되는 제1 하부 패싯
    을 포함하고, 상기 제1 상부 패싯과 상기 제1 하부 패싯은 상기 반도체 기판의 상기 표면 아래의 제1 지점에서 만나는 것인, 집적 회로(IC).
  2. 제1항에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인은 실리콘 게르마늄(SiGe)인 것인, 집적 회로(IC).
  3. 제1항에 있어서, 상기 에피택셜 p-형 소스 및 상기 에피택셜 p-형 드레인은 다각형 형상을 갖는 것인, 집적 회로(IC).
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제2 측부는,
    상기 상단 패싯으로부터 상기 HVPW 내부로 연장되는 제2 상부 패싯; 및
    상기 하단 패싯으로부터 상기 제2 상부 패싯을 향해 연장하는 제2 하부 패싯
    을 포함하고,
    상기 제2 상부 패싯 및 상기 제2 하부 패싯은 상기 반도체 기판의 상기 표면 아래의 제2 지점에서 만나고, 상기 제1 지점 및 상기 제2 지점은 상기 반도체 기판의 상기 표면 아래로 거리 d1 만큼 연장되는 것인, 집적 회로(IC).
  7. 제1항에 있어서, 상기 게이트는, 게이트 유전체, 게이트 전극, 및 상기 게이트 유전체 및 상기 게이트 전극에 의해 분리된 측벽 스페이서들을 포함하고, 상기 제1 지점은 상기 측벽 스페이서들 중의 측벽 스페이서의 하부에 위치하는 것인, 집적 회로(IC).
  8. 제1항에 있어서, 상기 에피택셜 p-형 소스의 일부분은 상기 반도체 기판의 상기 표면 위로 연장되는 것인, 집적 회로(IC).
  9. 집적 회로(integrated circuit; IC)로서,
    제1 도펀트를 포함하는 제1 고전압 웰 및 제2 도펀트를 포함하는 제2 고전압 웰을 갖는 반도체 기판 - 상기 제1 도펀트는 상기 제2 도펀트와 반대되는 것임 - ;
    상기 반도체 기판 상의 고전압 디바이스로서,
    상기 제1 고전압 웰에 배치된 상기 제2 도펀트를 포함하는 에피택셜 소스,
    상기 제2 고전압 웰에 배치된 상기 제2 도펀트를 포함하는 에피택셜 드레인, 및
    상기 반도체 기판 상에서 상기 제1 고전압 웰과 상기 제2 고전압 웰 사이에 배치된 게이트
    를 포함하고, 상기 에피택셜 소스의 상면과 상기 에피택셜 드레인의 상면은 상기 반도체 기판의 상면 위로 연장하며, 상기 에피택셜 소스의 상면과 상기 에피택셜 드레인의 상면은 상기 게이트의 상면 위에 있는 것인, 상기 고전압 디바이스;
    상기 에피택셜 소스의 상기 게이트 반대편 측 상에서 상기 에피택셜 소스로부터 측방향으로 오프셋된 제1 도핑된 영역 - 상기 제1 도핑된 영역은 상기 제1 도펀트를 포함함 - ; 및
    상기 에피택셜 드레인의 상기 게이트 반대편 측 상에서 상기 에피택셜 드레인으로부터 측방향으로 오프셋된 제2 도핑된 영역 - 상기 제2 도핑된 영역은 상기 제1 도펀트를 포함함 - ;
    을 포함하고,
    상기 제1 도핑된 영역의 상면 및 상기 제2 도핑된 영역의 상면은 상기 반도체 기판의 상면과 정렬되고, 상기 에피택셜 소스의 하면과 상기 에피택셜 드레인의 하면은 상기 제1 도핑된 영역의 하면 및 상기 제2 도핑된 영역의 하면 아래에 있는 것인, 집적 회로(IC).
  10. 집적 회로(integrated circuit; IC)를 제조하는 방법으로서,
    고전압 n-웰(high voltage n-well; HVNW) 및 고전압 p-웰(high-voltage p-well; HVPW)을 갖는 기판 위에 게이트 층을 형성하는 단계;
    게이트 유전체 및 게이트 전극을 갖는 게이트를 형성하기 위해 상기 게이트 층을 패터닝하는 단계;
    상기 게이트 유전체 및 상기 게이트 전극의 양 측부 상에 측벽 스페이서를 형성하는 단계;
    상기 기판 및 상기 게이트 위에 하드 마스크 층을 선택적으로 퇴적하는 단계;
    상기 HVNW에 다중 에지 소스 공동과 상기 HVPW에 다중 에지 드레인 공동을 형성하기 위해 각진 에칭을 수행하는 단계 - 상기 다중 에지 소스 공동과 상기 다중 에지 드레인 공동은 코너에서 접속된 복수의 평평한 에지들을 가짐 -;
    상기 다중 에지 소스 공동에 에피택셜 p-형 소스와 상기 다중 에지 드레인 공동에 에피택셜 p-형 드레인을 형성하는 단계; 및
    상기 하드 마스크 층을 제거하는 단계
    를 포함하고,
    상기 에피택셜 p-형 소스와 상기 에피택셜 p-형 드레인은 다각형 형상을 가지고, 상기 에피택셜 p-형 소스는 하단 패싯, 상단 패싯, 2개의 각진 패싯을 갖는 제1 측부, 및 2개의 각진 패싯을 갖는 제2 측부를 포함하는 6개의 평평한 패싯을 가지며,
    상기 에피택셜 p-형 소스의 제1 측부는
    상기 상단 패싯으로부터 상기 HVNW로 연장하는 제1 상부 패싯; 및
    상기 하단 패싯으로부터 상기 제1 상부 패싯으로 연장하는 제1 하부 패싯
    을 포함하고, 상기 제1 상부 패싯 및 상기 제1 하부 패싯은 상기 기판의 표면 아래의 제1 지점에서 만나는 것인, 집적 회로(IC)를 제조하는 방법.
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