DE102013111966A1 - Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102013111966A1
DE102013111966A1 DE201310111966 DE102013111966A DE102013111966A1 DE 102013111966 A1 DE102013111966 A1 DE 102013111966A1 DE 201310111966 DE201310111966 DE 201310111966 DE 102013111966 A DE102013111966 A DE 102013111966A DE 102013111966 A1 DE102013111966 A1 DE 102013111966A1
Authority
DE
Germany
Prior art keywords
semiconductor
junction
region
field effect
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201310111966
Other languages
English (en)
Other versions
DE102013111966B4 (de
Inventor
Markus Zundel
Karl Heinz Bach
Andrew Christopher Wood
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102013111966.2A priority Critical patent/DE102013111966B4/de
Priority to US14/525,398 priority patent/US9391192B2/en
Priority to CN201711433835.6A priority patent/CN108231868B/zh
Priority to CN201410592595.4A priority patent/CN104600116B/zh
Publication of DE102013111966A1 publication Critical patent/DE102013111966A1/de
Priority to US15/169,290 priority patent/US9847387B2/en
Application granted granted Critical
Publication of DE102013111966B4 publication Critical patent/DE102013111966B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es wird ein Feldeffektbauelement mit einem Halbleiterkörper bereitgestellt, der sich in einem Randbereich (120) von einer Rückseite (102) bis zu einer Oberseite (101) erstreckt, und der eine Halbleitermesa (20) aufweist, die sich in einer vertikalen Richtung, die senkrecht zu der Rückseite (102) und/oder der Oberseite (101) ist, bis zu einer in einer Höhe (hM) über der Oberseite (101) angeordneten Halbleitermesaoberseite (103) erstreckt, wobei der Halbleiterkörper (40) in einem vertikalen Querschnitt weiter eine Driftregion (1), die sich bis zur Oberseite (101) erstreckt und die teilweise in der Halbleitermesa (20) angeordnet ist; und eine zumindest teilweise in der Halbleitermesa (20) angeordnete Bodyregion (2) aufweist, die einen pn-Übergang (14) mit der Driftregion (1) bildet, der sich zwischen zwei Seitenwänden (21) der Halbleitermesa (20) erstreckt, wobei ein vertikaler Abstand (d) des pn-Übergangs (14) von der Halbleitermesaoberseite (103) in einer horizontalen Richtung variiert und einen größten Wert (d1) in einem von den zwei Seitenwänden (21) beabstandeten Zentralbereich (2c) annimmt, und wobei der größte Wert (d1) zumindest 70% der Höhe (hM) beträgt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf Feldeffekthalbleiterbauelemente, insbesondere auf vertikale Feldeffekthalbleitertransistoren, und auf Herstellungsverfahren für Feldeffekthalbleiterbauelemente.
  • HINTERGRUND
  • Halbleitertransistoren, insbesondere feldeffektgesteuerte Halbleitertransistoren wie n-Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs, engl.: metal-oxide semiconductor field effect transistor) und Bipolartransistoren mit isolierter Gateelektrode (IGBTs, engl.: insulated-gate bipolar transistor), werden für verschiedene Anwendungen eingesetzt, darunter insbesondere als Schalter in Stromversorgungen und Stromrichtern, Elektroautos, Klimaanlagen sowie auch Stereoanlagen.
  • Bisher wurden Leistungshalbleiterbauelemente hauptsächlich auf einen geringen Durchlasswiderstand (Ron) bei möglichst geringem Flächenbedarf (A), insbesondere auf ein geringes Produkt Ron*A, auf ein schnelles Schalten und/oder geringe Schaltverluste hin optimiert. Induktive Lasten können beim Schaltvorgang große Spannungsspitzen erzeugen, gegen die ansteuernde Leistungshalbleiterbauelemente zusätzlich zu schützen sind.
  • Insbesondere für Schaltungen hoher Leistung werden häufig DMOS-Feldeffekttransistoren, z.B. DMOSFETs (engl.: double-diffused metal-oxide semiconductor field effect transistor) eingesetzt, deren Kanalstrukturen durch Doppelimplantation hergestellt werden. Bisher werden DMOS-Transistoren entweder als planare DMOS-Transistoren oder als Graben-MOS-Transistoren (Trench-MOS-Transistoren) ausgeführt. Die planaren DMOS-Transistoren benötigen insbesondere bei höheren Sperrspannungen (>30V) relativ viel Halbleiterfläche, was die Produkte teuer macht. Die Trench-MOS-Transistoren benötigen sehr viel weniger Halbleiterfläche, sind aber mit einem erhöhten Prozessaufwand bei deren Herstellung verbunden, z.B. um einen für die Spannungsklasse geeigneten Randabschluss bereitzustellen. In der Regel übertrifft bei den Trench-MOS-Transistoren der Flächengewinn den zusätzlichen Prozessaufwand, wodurch insgesamt eine Kosteneinsparung erzielt wird. Bei energielimitierten und/oder sogenannten Multichip-Produkten (hier werden zusätzlich zum DMOS-Transistor weitere Signalpads und Leitungen benötigt) kann dieser Flächengewinn aber nicht voll genutzt werden, da eine gewisse Mindesthalbleiterfläche für die abzukommutierende Energie und/oder Leitungen und Pads benötigt wird. Diese Fläche ist aber bei komplexen DMOS Technologien teuer.
  • Daher gibt es einen Bedarf für verbesserte Feldeffekthalbleiterbauelemente sowie verbesserte Herstellungsverfahren für Feldeffekthalbleiterbauelemente.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform umfasst ein Feldeffektbauelement einen Halbleiterkörper, der sich in einem Randbereich von einer Rückseite bis zu einer Oberfläche erstreckt, und der eine Halbleitermesa umfasst, die sich zumindest in einer vertikalen Richtung, die im Wesentlichen senkrecht zu der Rückseite und/oder der Oberfläche ist, bis zu einer in einer Höhe über der Oberfläche angeordneten Halbleitermesaoberseite erstreckt. Dabei umfasst der Halbleiterkörper in einem vertikalen Querschnitt eine Driftregion, die sich im Randbereich bis zu der Oberfläche erstreckt und die teilweise in der Halbleitermesa angeordnet ist, und eine zumindest teilweise in der Halbleitermesa angeordnete Bodyregion, die einen ersten pn-Übergang mit der Driftregion bildet, wobei sich der erste pn-Übergang zwischen zwei Seitenwänden der Halbleitermesa erstreckt, wobei ein vertikaler Abstand des ersten pn-Übergangs von der Halbleitermesaoberseite in einer horizontalen Richtung variiert und einen größten Wert in einem von den zwei Seitenwänden beabstandeten Zentralbereich annimmt, und wobei der größte Wert zumindest 70% der Höhe beträgt.
  • Gemäß einer Ausführungsform umfasst ein Feldeffektbauelement einen Halbleiterkörper, der sich in einem Randbereich von einer Rückseite bis zu einer Oberfläche erstreckt, und der eine Halbleitermesa umfasst, die sich in einer vertikalen Richtung, die im Wesentlichen parallel zu einem Normalenvektor der Rückseite und/oder einem Normalenvektor der Oberfläche ist, bis zu einer über der Oberfläche angeordneten Halbleitermesaoberseite erstreckt. In einem vertikalen Querschnitt umfasst der Halbleiterkörper weiter eine Driftregion, die sich zumindest im Randbereich bis zu der Oberfläche erstreckt und die teilweise in der Halbleitermesa angeordnet ist, und eine zumindest teilweise in der Halbleitermesa angeordnete Bodyregion, die zwei jeweils an eine von zwei Seitenwänden der Halbleitermesa angrenzende erste Teilgebiete und ein zwischen den zwei ersten Teilgebieten angeordnetes zweites Teilgebiet umfasst, wobei die zwei ersten Teilgebiete und das zweite Teilgebiet mit der Driftregion einen ersten pn-Übergang bilden, der sich zwischen den zwei Seitenwänden der Halbleitermesa erstreckt, wobei sich das zweite Teilgebiet vertikal tiefer in die Driftregion erstreckt als die zwei ersten Teilgebiete, und wobei das zweite Teilgebiet eine größere maximale Dotierstoffkonzentration aufweist als jedes der zwei ersten Teilgebiete.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen eines Feldeffektbauelements die Schritte: Bereitstellen eines Wafers mit einer ersten Halbleiterschicht eines ersten Leitungstyp, einer auf der ersten Halbleiterschicht angeordneten zweiten Halbleiterschicht eines zweiten Leitungstyp, die einen ersten pn-Übergang mit der ersten Halbleiterschicht bildet, und einer auf der zweiten Halbleiterschicht angeordneten dritten Halbleiterschicht, die einen zweiten pn-Übergang mit der zweiten Halbleiterschicht bildet und sich bis zu einer Oberseite des Wafers erstreckt; Bilden einer Mesamaske auf der Oberseite des Wafers mit mehreren Öffnungen; Ätzen des Wafers durch die Mesamaske, so dass tiefe Gräben und zwischen den tiefen Gräben angeordnete Halbleitermesen entstehen, wobei sich die tiefen Gräben bis in die erste Halbleiterschicht erstrecken; und Implantieren von Dotierstoffen des ersten Leitungstyps in mindestens ein an den ersten pn-Übergang angrenzendes Halbleitergebiet.
  • Für den Fachmann werden beim Lesen der nachstehenden detaillierten Beschreibung und Betrachten der Figuren weitere Merkmale und Vorteile ersichtlich.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgerecht, wobei der Nachdruck vielmehr auf die Erläuterung der Grundgedanken der Erfindung gelegt ist. Überdies bezeichnen in den Figuren gleiche Bezugszahlen entsprechende Teile. Es zeigen:
  • die 1A und 1B vertikale Querschnitte durch Feldeffekthalbleiterbauelemente gemäß Ausführungsformen,
  • 2 einen vertikalen Querschnitt durch ein Feldeffekthalbleiterbauelement gemäß einer Ausführungsform, und
  • die 3 bis 9 vertikale Querschnitte durch einen Halbleiterwafer während bzw. nach Schritten eines Verfahrens gemäß Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der nachstehenden detaillierten Beschreibung wird auf die Figuren verwiesen, die Bestandteil dieses Dokuments sind und in denen spezielle Ausführungsformen, in denen die Erfindung praktisch realisiert werden kann, illustrativ dargestellt werden. Richtungsangaben wie "oben", "unten", "vorn", "hinten", "vordere", "hintere" usw. werden unter Bezugnahme auf die beschriebene Ausrichtung der Figur(en) verwendet. Da Bauteile von Ausführungsformen in einer Reihe unterschiedlicher Ausrichtungen positioniert werden können, werden die Richtungsangaben zum Zwecke der Illustration verwendet und sind in keiner Weise einschränkend. Es wird darauf hingewiesen, dass weitere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Die nachstehende detaillierte Beschreibung ist deshalb nicht in einem einschränkenden Sinn zu lesen und der Umfang der vorliegenden Erfindung wird durch die Ansprüche bestimmt. In diesem Zusammenhang wird außerdem darauf hingewiesen, dass Merkmale bzw. Merkmalskombinationen, z.B. Materialien bzw. deren Kombination und/oder die Anordnung von Gebieten, die in der Beschreibung, Zeichnungen und/oder in den Ansprüchen explizit nur mit Bezug zu einer Vorrichtung offenbart werden, für den Fachmann auch entsprechende Merkmale bzw. Merkmalskombinationen des zugehörigen Herstellungsverfahrens mitoffenbaren, sofern nichts anders angegeben wird. Analog offenbaren für den Fachmann Merkmale bzw. Merkmalskombinationen, die in der Beschreibung, Zeichnungen und/oder in den Ansprüchen explizit nur mit Bezug zu einem Herstellungsverfahren offenbart werden, auch entsprechende Merkmale bzw. Merkmalskombinationen der hergestellten Vorrichtung.
  • Nunmehr wird im Detail auf verschiedene Ausführungsformen eingegangen, von denen ein oder mehrere Beispiele in den Figuren illustriert sind. Jedes Beispiel wird zu Erläuterungszwecken gegeben und versteht sich nicht als Einschränkung der Erfindung. Beispielsweise können Merkmale, die als Teil einer bestimmten Ausführungsform illustriert oder beschrieben werden, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, so dass sich eine weitere Ausführungsform ergibt. Die vorliegende Erfindung soll solche Änderungen und Variationen mit beinhalten. Die Beispiele werden unter Verwendung einer speziellen Sprache beschrieben, was nicht als Einschränkung des Umfangs der angehängten Ansprüche zu deuten ist. Die Zeichnungen können nicht maßstabsgetreu sein und dienen lediglich illustrativen Zwecken. Aus Gründen der Übersichtlichkeit wurden gleiche Elemente oder Herstellungsschritte in den unterschiedlichen Zeichnungen mit den gleichen Bezugszeichen bezeichnet, sofern nicht anders angegeben.
  • Der Ausdruck "horizontal" soll im Rahmen dieser Beschreibung eine Richtung bezeichnen, die sich im Wesentlichen parallel zu einer ersten oder horizontalen Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers erstreckt. Dies kann beispielsweise die Oberfläche eines Wafers oder Chips sein.
  • In der vorliegenden Beschreibung wird davon ausgegangen, dass eine zweite Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers durch eine untere oder rückseitige Oberfläche (Rückseite) gebildet wird, die typischerweise eben und parallel zur ersten Oberfläche ist.
  • Der Ausdruck "vertikal" soll im Rahmen dieser Beschreibung eine Richtung bezeichnen, die im Wesentlichen rechtwinklig zur ersten Oberfläche und/oder zweiten Oberfläche ist, d. h. im Wesentlichen parallel zu einer Normalenrichtung der ersten Oberfläche und/oder einer Normalenrichtung der zweiten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers ist. Die Begriffe "oberhalb" und "unterhalb" beschreiben die relative Anordnung eines Strukturmerkmals in Bezug zu einem anderen Strukturmerkmal bezüglich der vertikalen Richtung.
  • Im Kontext der vorliegenden Patentschrift sollen die synonym verwendeten Begriffe "Mesa" und "Halbleitermesa" ein Halbleitergebiet zwischen zwei benachbarten Gräben, die sich in einem vertikalen Querschnitt in das Halbleitersubstrat bzw. den Halbleiterkörper hinein erstrecken beschreiben. Typischerweise sind in der Halbleitermesa mindestens zwei Halbleiterregionen angeordnet, die einen pn-Übergang bilden.
  • Typischerweise erstrecken sich in einem aktiven Bereich eine Vielzahl von Halbleitermesen in vertikale Richtung von der ersten Oberfläche bis zur einer über der ersten Oberfläche angeordneten Oberseite des Halbleitersubstrats bzw. des Halbleiterkörpers, bzw. definieren diese. Die Oberseite des Halbleitersubstrats bzw. des Halbleiterkörpers wird im Folgenden auch als Halbleitermesaoberseite bezeichnet. Typischerweise ist die Halbleitermesaoberseite im Wesentlichen parallel zur ersten Oberfläche und/oder zweiten Oberfläche.
  • In dieser Patentschrift werden n-dotierte Halbleitergebiete als Halbleitergebiete vom ersten Leitungstyp bezeichnet, während p-dotierte Halbleitergebiete als Halbleitergebiete vom zweiten Leitungstyp bezeichnet werden. Alternativ dazu können die Halbleiterbauelemente mit entgegengesetzten Dotierungsverhältnissen ausgebildet werden, so dass der erste Leitungstyp einer p-Dotierung und der zweite Leitungstyp einer n-Dotierung entsprechen kann. Darüber hinaus werden in einigen Figuren relative Dotierungskonzentrationen angegeben, indem dem Dotiertyp ein "–" oder "+" beigestellt wird. Beispielsweise bedeutet "n–" eine Dotierkonzentration, die kleiner als die Dotierkonzentration eines "n"-Dotiergebiets ist, während ein "n+"-Dotiergebiet eine größere Dotierkonzentration als das "n"-Dotiergebiet aufweist. Wenn die relative Dotierkonzentration angegeben ist, heißt das jedoch nicht, dass Dotiergebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration besitzen müssen, sofern nicht anders angegeben. Beispielsweise können zwei verschiedene n+-Dotiergebiete unterschiedliche absolute Dotierkonzentrationen aufweisen. Gleiches gilt zum Beispiel für ein n+-Dotiergebiet und ein p+-Dotiergebiet.
  • In dieser Patentschrift beschriebene spezielle Ausführungsformen richten sich insbesondere, aber nicht ausschließlich, auf Feldeffekthalbleiterbauelemente, insbesondere auf Feldeffekthalbleitertransistoren wie vertikale MOSFETs und Herstellungsverfahren dafür.
  • Typischerweise handelt es sich um einen vertikalen Leistungs-MOSFET mit einer auf der Oberseite angeordneten Source-Metallisierung und einer isolierten Gateelektrode, die in der Nähe der Oberseite, typischerweise in Gräben zwischen den Halbleitermesen angeordnet ist, und einer Drain-Metallisierung, die auf einer entgegengesetzt angeordneten Rückseite angeordnet ist. Die Metallisierungen stellen typischerweise auch entsprechende Anschlüsse bereit, beispielsweise in Kontaktflächengebieten. Der vertikale Halbleiter-Leistungstransistor beinhaltet typischerweise in einem aktiven Bereich eine Mehrzahl von Zellen, beispielsweise MOSFET-Zellen, zum Führen und/oder Steuern eines Laststroms. Ferner kann, von oben betrachtet, die aktive Fläche mindestens teilweise von wenigstens einer Randabschlussstruktur umgeben sein.
  • Im Kontext der vorliegenden Beschreibung soll der Ausdruck "Metallisierung" ein Gebiet oder eine Schicht mit metallischen oder fast metallischen Eigenschaften in Bezug auf die elektrische Leitfähigkeit beschreiben. Eine Metallisierung kann in Kontakt mit einem Halbleitergebiet stehen und so eine Elektrode, eine Kontaktfläche (Pad) und/oder einen Anschluss des Halbleiterbauelements ausbilden. Die Metallisierung kann aus einem Metall wie Al, Ti, W, Cu und Co bestehen oder ein solches umfassen, kann aber auch aus einem Material mit in Bezug auf die elektrische Leitfähigkeit metallischen oder fast metallischen Eigenschaften hergestellt sein, wie aus stark n- oder p-dotiertem Poly-Si, TiN oder einem elektrisch leitfähigen Silicid wie TaSi2, TiSi2, PtSi, CoSi2, WSi2 oder dergleichen. Die Metallisierung kann auch unterschiedliche elektrisch leitfähige Werkstoffe beinhalten, beispielsweise einen Stapel dieser Werkstoffe.
  • Der Ausdruck "Randabschlussstruktur" wie er in der vorliegenden Patentschrift verwendet wird soll eine Struktur beschreiben, die ein Übergangsgebiet bereitstellt, in dem sich die hohen elektrischen Felder um einen aktiven Bereich des Halbleiterbauelements allmählich zu dem Potential am Rand des Bauelements und/oder zu einem Bezugspotential wie Masse verändern. Die Randabschlussstruktur kann beispielsweise die Feldintensität in der Nähe eines pn-Übergangs vermindern, indem sie die elektrischen Feldlinien über einen Abschlussbereich verteilt.
  • Der Ausdruck "Leistungshalbleiterbauelement" soll im Rahmen dieser Patentschrift ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstrom-Steuer- bzw. Schaltvermögen beschreiben. Mit anderen Worten: Leistungshalbleiterbauelemente sind für hohe Ströme, typischerweise im Ampere-Bereich, und/oder hohe Spannungen von über etwa 10 V oder auch über etwa 500 V gedacht. Im Rahmen der vorliegenden Schrift werden die Termini "Leistungshalbleiterbauelement" und "Leistungshalbleiterbauteil" synonym gebraucht.
  • Der Ausdruck "Feldeffekt" soll im Rahmen dieser Patentschrift die durch ein elektrisches Feld vermittelte Ausbildung eines leitfähigen "Kanals" eines ersten Leitungstyps und/oder die Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleitergebiet eines zweiten Leitungstyps, typischerweise einem Bodygebiet des zweiten Leitungstyps, bezeichnen. Aufgrund des Feldeffektes wird durch das Kanalgebiet ein unipolarer Strompfad zwischen einem an das Bodygebiet angrenzenden Sourcegebiet des ersten Leitungstyps und einem an das Bodygebiet angrenzenden Driftgebiet des ersten Leitungstyps ausgebildet und/oder gesteuert. Das Driftgebiet kann sich in Kontakt mit einem höher dotierten Draingebiet des ersten Leitungstyps befinden.
  • Das Draingebiet ist in Ohmschem Kontakt mit einer Drainmetallisierung. Das Sourcegebiet und das Bodygebiet stehen in Ohmschem Kontakt mit einer Sourcemetallisierung. Im Kontext der vorliegenden Schrift soll der Ausdruck "in Ohmschem Kontakt" bezeichnen, dass zwischen entsprechenden Elementen oder Abschnitten eines Halbleiterbauelements ein Ohmscher Strompfad vorhanden ist, wenn an und/oder über das Halbleiterbauelement keine Spannungen bzw. nur geringe Prüfspannungen angelegt werden. Im Rahmen dieser Patentschrift werden die Ausdrücke "in elektrischem Kontakt", "elektrisch verbunden" und "in Ohmschem Kontakt" synonym verwendet.
  • Im Kontext der vorliegenden Patentschrift ist der Begriff "MOS" (Metalloxid-Halbleiter) als einschließlich des allgemeineren Begriffs "MIS" (Metall-Isolator-Halbleiter) zu verstehen. Beispielsweise ist der Begriff MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) so zu verstehen, dass er auch Feldeffekttransistoren (FETs) mit einem Gate-Isolator beinhaltet, der kein Oxid ist, d. h. der Ausdruck MOSFET wird in der allgemeineren Bedeutung von IGFET (Halbleiter-Feldeffekttransistor mit isoliertem Gate) bzw. MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) verwendet.
  • Im Kontext der vorliegenden Patentschrift soll der Ausdruck "Schalter" eine Halbleiterstruktur, typischerweise einen Leistungs-MOSFET oder einen Leistungs-IGBT, beschreiben, die so konfiguriert ist, dass sie einen Laststrom, typischerweise im Ampere-Bereich, führen und den Laststrom unterbrechen kann.
  • Im Kontext der vorliegenden Patentschrift soll der Ausdruck "Gateelektrode" eine Elektrode bezeichnen, die benachbart und isoliert vom Bodygebiet ist und so konfiguriert ist, dass durch eine geeignete Ansteuerung der Gateelektrode ein Kanalgebiet zwischen dem Sourcegebiet und dem Driftgebiet durch das Bodygebiet ausgebildet und/oder gesteuert werden kann.
  • Im Folgenden werden hauptsächlich Ausführungsformen, die Halbleiterbauelemente und Herstellungsverfahren zur Ausbildung von Halbleiterbauelementen betreffen, unter Bezugnahme auf Silizium(Si)-Halbleiterbauelemente erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht typischerweise ein(e) monokristalline(s) Si-Gebiet bzw. Si-Schicht. Es sei jedoch darauf hingewiesen, dass der Halbleiterkörper aus jedem für die Herstellung eines Halbleiterbauelements geeigneten Halbleitermaterial hergestellt werden kann. Beispiele solcher Materialien sind insbesondere Elementarhalbleitermaterialien wie Silizium (Si) oder Germanium (Ge), Verbindungshalbleitermaterialien der Gruppe IV wie Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quartäre III-V-Halbleitermaterialien wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminumgalliumnitrid (AlGaN), Aluminumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), sowie binäre oder ternäre II-VI-Halbleitermaterialien wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben genannten Halbleitermaterialien werden auch als Halbleiterwerkstoffe mit Homoübergang bezeichnet. Wenn zwei unterschiedliche Halbleiterwerkstoffe kombiniert werden, wird ein Halbleitermaterial mit Heteroübergang ausgebildet. Beispiele für Halbleitermaterialien mit Heteroübergang sind insbesondere, ohne darauf beschränkt zu sein, Aluminumgalliumnitrid(AlGaN)-Aluminumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminumgalliumindiumnitride(AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid (GaN), Aluminumgalliumnitrid(AlGaN)-Galliumnitrid(GaN), Indiumgalliumnitrid(InGaN)-Aluminumgalliumnitride(AlGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-SiGe-Halbleitermaterialien mit Heteroübergang. Für Leistungshalbleiteranwendungen werden derzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Werkstoffe verwendet. Wenn der Halbleiterkörper ein Material mit hohem Bandabstand (> 2 eV) wie SiC oder GaN umfasst, das eine hohe Durchbruchsfeldstärke bzw. eine hohe kritische Lawinenfeldstärke (Avalanchefeldstärke) aufweist, kann die Dotierung der entsprechenden Halbleitergebiete höher gewählt werden, was den ON-Zustandswiderstand RON reduziert, der in der Folge auch als Einschaltwiderstand RON bezeichnet wird.
  • 1A zeigt einen vertikalen Schnitt durch ein vertikales Feldeffekthalbleiterbauelement 100a. Das Feldeffekthalbleiterbauelement 100a umfasst einen Halbleiterkörper 40, der sich in einem Randbereich 120, welcher sich bis zu einer im Wesentlichen vertikal orientierten Seitenfläche bzw. Kante 41, z.B. einer Sägekante erstreckt, die sich von einer Rückseite 102 bis zu einer ersten Oberfläche 101 des Halbleiterkörpers 40 erstreckt. Im Folgenden wird die erste Oberfläche 101 auch als Oberfläche 101 bezeichnet. Die Rückseite 102 wird von einer zweiten Oberfläche des Halbleiterkörpers 40 gebildet, die typischerweise im Wesentlichen parallel zur ersten Oberfläche 101 ist, wie an den beiden eingezeichneten Normalenvektoren en erkennbar ist. Außerdem weist der Halbleiterkörper 40 eine Halbleitermesa 20 mit zwei im Wesentlichen vertikal orientierten Seitenwänden 21 auf, von denen in 1A aus Gründen der Übersichtlichkeit jedoch nur die linke Seitenwand mit dem Bezugszeichen 21 versehen ist. Die Halbleitermesa 20 hat eine vertikale Höhe bzw. maximale vertikale Ausdehnung hM. Je nach Spannungsklasse kann die Höhe hM in einem Bereich von etwa 500 nm bis etwa 5 µm liegen, typischer in einem Bereich von etwa 500 nm bis etwa 2 µm liegen.
  • In dem exemplarischen Ausführungsbeispiel erstrecken sich die Halbleitermesa 20 und die Seitenwände 21 in der vertikalen Richtung en bis zu einer in der Höhe hM über der ersten Oberfläche 101 angeordneten dritten Oberfläche 103 des Halbleiterkörpers 40, die im Wesentlichen parallel zur ersten und zweiten Oberfläche 101, 102 ist und eine Oberseite 103 des Halbleiterkörpers 40 bildet.
  • In anderen Ausführungsformen sind die Seitenwände 21 bezüglich der ersten und/oder der zweiten Oberfläche 101, 102 geneigt.
  • Außerdem kann die Oberfläche 103 der Halbleitermesa 20 in der vertikalen Querschnittsansicht auch mehrteilig und/oder zumindest teilweise gekrümmt sein. In diesen Ausführungsformen definiert die Halbleitermesa 20 ebenfalls eine im Wesentlichen zur ersten und zweiten Oberfläche 101, 102 parallele Oberseite 103 des Halbleiterkörpers 40, die sich im Abstand hM von der ersten Oberfläche 101 befindet.
  • Da die Mesa 20 bzw. die mehreren Halbleitermesen 20 die die Oberseite 103 bilden oder zumindest definieren, wird die Oberseite 103 im Folgenden auch als Mesaoberseite 103 bezeichnet.
  • Typischerweise weist der Halbleiterkörper 40 in einem aktiven Bereich 110 eine Vielzahl von Halbleitermesen 20 auf, die sich von der ersten Oberfläche 101 bis zur Oberseite 103 erstrecken, wobei in der vertikalen Querschnittsansicht benachbarte Halbleitermesen durch jeweils einen tiefen (vertikalen) Graben 50 der Tiefe hM voneinander getrennt sind. 1A korrespondiert dann zu einem linken Randausschnitt eines entsprechenden Querschnitts, dessen rechter Randausschnitt typischerweise spiegelsymmetrisch zu 1A ausgeführt ist. Typischerweise ist der aktive Bereich 110 in einer Aufsicht von dem im Randbereich 120 umgeben.
  • Gemäß einer Ausführungsform weist der Halbleiterkörper 40 im vertikalen Querschnitt weiter eine Driftregion 1 (im Folgenden auch als Driftgebiet bezeichnet) vom ersten Leitungstyp, eine Bodyregion 2 (im Folgenden auch als Bodygebiet bezeichnet) vom zweiten Leitungstyp und eine Sourceregion 3 (im Folgenden auch als Sourcegebiet bezeichnet) vom ersten Leitungstyp auf. Dabei erstreckt sich die Driftregion 1 im Randbereich 120 sowie im tiefen Graben 50 bis zur ersten Oberfläche 101 und teilweise bis in die Halbleitermesa 20 des aktiven Bereichs 110. Demgegenüber ist die Sourceregion 3 vollständig und die Bodyregion 2 zumindest überwiegend in der Halbleitermesa 20 angeordnet. Die Bodyregion 2 bildet mit der Driftregion 1 einen ersten pn-Übergang 14 und mit der Sourceregion 3 einen zweiten pn-Übergang 15, der oberhalb des ersten pn-Übergangs 14 angeordnet ist und sich bis an die Seitenwände 21 erstreckt.
  • Typischerweise sind im aktiven Bereich eine Vielzahl von Mesen 20 angeordnet, die durch jeweilige tiefe Gräben 50 voneinander getrennt sind. Wie weiter unten mit Bezug zu den 3 bis 9 detailliert erläutert wird, kann eine derartige Halbleiterstruktur besonders effektiv und kostengünstig inklusive optionaler Randstrukturen hergestellt werden. Dabei werden die prozesstechnisch empfindlicheren Prozessschritte zur Erzeugung einer Double-Diffused-MOS-Grundstruktur (Implantation, Diffusion zur Erzeugung der Body- und Sourceregionen 2, 3) ausgeführt, bevor irgendeine Topographie auf dem Wafer erzeugt wird. Dadurch können bei vergleichbar effektiver Flächennutzung wie bei konventionell erzeugten Graben-MOSFETs zusätzliche Streuungen durch Stufen und Kanteneffekte an den Mesen 20 zumindest weitgehen vermieden und somit die Prozessstreuungen erheblich reduziert werden. Da bei der Mesaätzung die Source- und Bodyregionen 2, 3 im Randbereich 120 ebenfalls entfernt werden, kann zudem der zusätzliche Prozessaufwand für eine Randkonstruktion deutlich reduziert werden, oder sogar ganz entfallen.
  • Gemäß einer Ausführungsform erstreckt sich der erste pn-Übergang 14 zwischen den zwei Seitenwänden 21 der Halbleitermesa 20, wobei ein vertikaler Abstand d des pn-Übergangs 14 von der Halbleitermesaoberseite 103 in horizontaler Richtung variiert, d.h. eine nichtkonstante Funktion des horizontalen Abstands von einer Seitenwand 21 ist, und seinen größten Wert d1 in einem von den zwei Seitenwänden 21 beabstandeten Zentralbereich 2c der Halbleitermesa 20, d.h. in einem bezüglich der horizontalen Richtung mittleren bzw. zentralen Bereich 2c der Halbleitermesa 20, annimmt. Dabei beträgt der größte Wert d1 mindestens 70% der Höhe hM, noch typischer mindestens 80% der Höhe hM, und sogar noch typischer mindestens 90% der Höhe hM. Typischerweise beträgt der größte Wert d1 weniger als 200% der Höhe hM, z.B. weniger als 150% der Höhe hM, noch typischer weniger als 120% der Höhe hM, und sogar noch typischer weniger als 110% der Höhe hM. Die Wahl des größten Werts d1 kann von der Spannungsklasse des Halbleiterbauelements 100a und der absoluten Höhe (Grabentiefe) hM abhängen. So kann der bei sehr flachen Halbleitermesen 20 mit einer Höhe hM von 500 nm oder weniger der größte Wert d1 auch größer als 200% der Höhe hM sein, z.B. etwa 300% der Höhe hM. In dem in 1A dargestellten exemplarischen Ausführungsbeispiel ist der vertikale Abstand d des pn-Übergangs 14 von der Halbleitermesaoberseite 103 als Funktion des horizontalen Abstands von einer Seitenwand 21 stückweise konstant und nimmt an und nahe der Seitenwände 21 seinen minimalen Wert d2 an, der kleiner als die Höhe hM ist und z.B. in einem Bereich von 50% bis 90 % Höhe hM liegen kann.
  • Dadurch erstreckt sich die Bodyregion 2 im Zentralbereich der Mesa 20 vertikal tiefer in die Driftregion 1, was dazu führt, dass sich dort die Feldlinien im Sperrfall, d.h. wenn der erste pn-Übergang 14 in Sperrrichtung betrieben wird, verdichten, so dass bei entsprechend hohen Sperrspannungen der Lawinendurchbruch in der Driftregion 1 unterhalb des Zentralbereichs 2c einsetzen wird. Auf diese Weise lässt sich eine höhere Stabilität des Bauelements insbesondere gegenüber repetitiven Lawinendurchbrüchen erzielen.
  • Dazu kann der erste pn-Übergang 14 und das Bodygebiet 2 in dem vertikalen Querschnitt spiegelsymmetrisch bezüglich einer zentralen vertikalen Achse durch die Mesa 20 ausgeführt sein, um den Lawinendurchbruchsort in horizontaler Richtung im Wesentlichen mittig bezüglich der Mesa 20 zu pinnen und dadurch den Lawinenstrom von beiden Seitenwänden 21 der Mesa 20 und dort typischerweise aufgebrachten Dielektrika fernzuhalten, die so vor dem Einbau von energiereichen Ladungsträgern („hot charge carrier“) geschützt werden können. Der pn-Übergang 14 kann aber auch asymmetrisch dazu ausgeführt sein, um den Strom im Lawinendurchbruch geeignet abzuführen.
  • Außerdem kann vorgesehen sein, dass die Bodyregion 2 in der Nähe des pn-Übergangs und im Zentralbereich 2c eine höhere maximale Dotierstoffkonzentration aufweist als in näher an den Seitenwänden 21 gelegenen Bereichen der Bodyregion 2. Dadurch kann die Fokussierung der elektrischen Feldlinien im Sperrfall und damit der Stromlinien im Lawinendurchbruch weiter verbessert werden. Mit anderen Worten, der Gradient der Dotierstoffkonzentration am ersten pn-Übergang kann in der horizontalen Richtung variieren und einen größten Wert in einem von den zwei Seitenwänden 21 beabstandeten Zentralbereich 2c annehmen. Insbesondere kann die Bodyregion 2 im Zentralbereich 2c ein Teilgebiet mit einer erhöhten Dotierstoffkonzentration aufweisen, wie im Folgenden mit Bezug zur 1B detailliert erläutert wird.
  • In dem in 1B als vertikaler Querschnitt dargestellten exemplarischen Ausführungsbeispiel eines Feldeffektbauelements 100b, umfasst der Halbleiterkörper 40 eine Driftregion 1, die sich im Randbereich 120 bis zur ersten Oberfläche 101 erstreckt und die teilweise in der Halbleitermesa 20 angeordnet ist, und eine zumindest teilweise in der Halbleitermesa 20 angeordnete Bodyregion 2, die zwei jeweils an eine von zwei Seitenwänden 21 der Halbleitermesa 20 angrenzende erste Teilgebiete 2a und ein zwischen den ersten Teilgebieten 2a angeordnetes zweites Teilgebiet 2b aufweist, wobei die zwei ersten Teilgebiete 2a und das zweite Teilgebiet 2b einen ersten pn-Übergang 14 mit der Driftregion 1 bilden, der sich zwischen den zwei Seitenwänden 21 der Halbleitermesa 20 erstreckt, wobei sich das zweite Teilgebiet 2b vertikal tiefer in die Driftregion 1 erstreckt als die zwei ersten Teilgebiete 2a, und wobei das zweite Teilgebiet 2b eine größere maximale Dotierstoffkonzentration aufweist als die zwei ersten Teilgebiete 2a.
  • Da sich das im Zentralbereich 2c angeordnete zweite Teilgebiet 2b der Mesa 20 vertikal tiefer in die Driftregion 1 erstreckt und eine höhere Dotierstoffkonzentration als die angrenzenden ersten Teilgebieten 2a hat, werden dort die elektrischen Feldlinien im Sperrfall derart konzentriert, dass bei entsprechend hohen Sperrspannungen der Lawinendurchbruch in der Driftregion 1 unterhalb des Zentralbereichs 2c einsetzen wird. Auf diese Weise lässt sich eine höhere Stabilität des Bauelements insbesondere gegenüber repetitiven Lawinendurchbrüchen erzielen.
  • Typischerweise ist die maximale Dotierstoffkonzentration des zweiten Teilgebiets 2b um mindestens einen Faktor fünf, noch typischer um mindestens einen Faktor 10 gegenüber der maximalen Dotierstoffkonzentration der ersten Teilgebiete 2a erhöht.
  • Typischerweise ist ein maximaler vertikaler erster Abstand (aus Gründen der Übersichtlichkeit in 1B nicht eingezeichnet, entspricht d2 in 1A) zwischen der Oberseite 103 und ersten Abschnitten des ersten pn-Übergangs 14, die jeweils zwischen einem der zwei ersten Teilgebiete 2a und der Driftregion 1 gebildet werden, kleiner als ein vertikaler Abstand hM zwischen der Oberseite 103 und der ersten Oberfläche 101; und ein maximaler vertikaler zweiter Abstand (aus Gründen der Übersichtlichkeit in 1B ebenfalls nicht eingezeichnet, entspricht d1 in 1A) zwischen der Oberseite 103 und einem zwischen dem zweiten Teilgebiet 2b und der Driftregion 1 gebildeten zweiten Abschnitt des ersten pn-Übergangs 14 größer als der maximale vertikale erste Abstand. Analog wie oben mit Bezug zur 1A erläutert, kann der maximale vertikale zweite Abstand aber auch größer als 200% der Höhe hM sein.
  • Typischerweise sind auf mindestens einer der Seitenwände der Mesa 20 ein Gatedielektrikumsgebiet 30, z.B. ein thermisches Oxid, und eine an das Gatedielektrikumsgebiet 30 angrenzende Gateelektrode 12, sowie eine auf der Halbleitermesa 20 angeordnete Sourcemetallisierung 10 in Ohmschem Kontakt mit dem Bodygebiet 2 und dem Sourcegebiet 3 angeordnet, wobei die sich in einem Graben befindende Gateelektrode 12 von der Sourcemetallisierung isoliert ist. Außerdem ist auf der Rückseite 102 typischerweise eine in 1B nicht dargestellte Drainmetallisierung in Ohmschem Kontakt mit dem Driftgebiet 1 angeordnet, so dass das Feldeffektbauelement 100b als vertikaler MOSFET betrieben werden kann.
  • Während die Sourcemetallisierung 10 typischerweise nur oberhalb der ersten pn-Übergänge 14 angeordnet ist, ist die Gateelektrode 12 typischerweise teilweise oberhalb und teilweise unterhalb der ersten pn-Übergänge 14, typischerweise jedoch ebenfalls nur oberhalb der ersten Oberfläche 101 angeordnet.
  • In dem exemplarischen Ausführungsbeispiel sind die Sourceregionen 3 und das zweite Teilgebiet 2b über einen sich in einem flachen Graben 51 befindenden Grabenkontakt mit der Sourcemetallisierung 10 Ohmsch verbunden, wobei das zweite Teilgebiet 2b gleichzeitig die Funktion eines Bodykontaktgebiets für die eine jeweilige Kanalregion umfassenden ersten Teilgebiete 2a übernehmen kann, um eine gute Latch-up-Festigkeit zu ermöglichen. In anderen Ausführungsformen erstreckt sich das zweite Teilgebiet 2b bis zur Oberseite 103 oder zumindest bis fast zur Oberseite 103. In weiteren Ausführungsformen ist das zweite Teilgebiet 2b über eine entsprechend hoch dotierte und oberhalb des zweiten Teilgebiets 2b angeordnete Halbregion, die auch als Bodykontaktregion fungieren kann, oder ein Silizidgebiet Ohmsch mit der auf der Oberseite 103 angeordneten Sourcemetallisierung 10 verbunden.
  • 2 zeigt einen linken Ausschnitt eines vertikalen Querschnitts durch ein Feldeffektbauelement 100. Das Feldeffektbauelement 100 ist ähnlich zu den oben mit Bezug zu den 1A und 1B erläuterten Feldeffektbauelementen 100a, 100b und kann ebenfalls als MOSFET betrieben werden. Im aktiven Bereich 110 sind jedoch eine Vielzahl von Mesen 20 angeordnet. Außerdem ist auf der Rückseite 102 eine Drainmetallisierung 11 angeordnet, die über eine höher dotierte Drainregion 4 mit der Driftregion 1 in Ohmschem Kontakt steht. Außerdem sind die ersten pn-Übergänge 14 zwischen den Bodyregionen 2 und der Driftregion 1 in der gezeigten exemplarischen Querschnittsdarstellung jeweils nicht stückweise linear sondern derart gekrümmt, dass der vertikaler Abstand des jeweiligen ersten pn-Übergangs 14 von der Oberseite 103 als Funktion des horizontalen Abstands von einer Seitenwand der jeweiligen Mesa 20 zunächst ansteigt, dann einen größten Wert annimmt, und dann bei Annäherung an die zweite jeweilige Seitenwand wieder abfällt.
  • Dies führt zur Fokussierung der elektrischen Feldlinien im Sperrfall und damit der Stromlinien im Lawinendurchbruch. Dies wird an den in 2 zusätzlich eingezeichneten Äquipotentiallinien 19 im Lawinendurchbruch deutlich, auf denen die elektrischen Feldlinien bzw. die Stromlinien senkrecht stehen. Außerdem werden in 2 die Gebiete der höchsten Stoßionisation durch gepunktete kleine Kreise dargestellt. Daraus wird ersichtlich, dass es gelingt, das Einsetzen des Lawinendurchbruchs unterhalb der ersten pn-Übergänge und in horizontaler Richtung bezüglich der jeweiligen Mesa 20 jeweils etwa mittig zu pinnen. Wie eine genauere Analyse der zugrundeliegenden nummerischen Simulation zeigt, kann dadurch zum einen der Lawinenstrom gleichmäßig auf die Mesen 20 verteilt werden und zum anderen effektiv von den Seitenwänden der Mesen 20 und somit von den zwischen den Gateelektroden 12, 12a und den Mesen 20 angeordneten Gatedielektrika 30 ferngehalten werden. Dies erhöht die Robustheit des exemplarischen n-Kanal-MOSFETs 100 gegenüber repetitiven Lawinendurchbrüchen signifikant, so dass der MOSFETs 100 gut für entsprechende Anwendungen, insbesondere Leistungsanwendungen wie Motorsteuerung geeignet ist. Induktive Lasten können beim Schaltvorgang große Spannungsspitzen erzeugen, gegen die der Halbleiterschalter 100 über den definiert ablaufenden Avalancheeffekt (Lawinenmultiplikationseffekt) beim Durchbruch gut geschützt ist. Somit kann eine entsprechende externe Schutzbeschaltung entfallen.
  • Aus dem Verlauf der Äquipotentiallinien 19 zur Seitenfläche 41 wird zudem deutlich, dass die elektrischen Äquipotentiallinien 19 wegen des tieferliegenden Randbereichs 120, der sich in vertikale Richtung nur bis zur ersten Oberfläche 101 erstreckt, unter der gesamten strukturierten Fläche sehr flach eingestellt werden können. Dies ist besonders vorteilhaft für die zusätzliche Einbettung von nichtdargestellten Hilfsstrukturen wie Strom- oder Temperatursensoren und Gatefingern in den aktiven Bereich (Zellenfeldbereich) 110. Insbesondere kann ein erhöhtes elektrisches Feld im Halbleiterkörper 40 an den Ecken der tiefen Gräben 50, 50a der Randzellen (zum Rand 41 und bzw. zu Hilfsstrukturen hin) vermieden werden und dadurch die Zuverlässigkeit des Transistors verbessert werden. Typischerweise erstrecken sich die tiefen Gräben 50, 50a bis in die gleiche Tiefe hM in den Halbleiterkörper. Es kann aber auch vorgesehen sein, dass sich die tiefen Gräben 50 im aktiven Bereich 120 etwas tiefer in den Halbleiterkörper erstrecken als der tiefe Graben 50a im Randbereich 120 und/oder dass die Driftregion 1 bzw. der Halbleiterkörper im Randbereich 120 in der Nähe der Seitenfläche 41 auch etwas höher reicht als im aktiven Bereich 120, jedoch nicht bis zur Oberseite 103.
  • Es kann außerdem vorgesehen sein, den Lawinendurchbruchsstrom im Wesentlichen nur über einige der Mesen 20 abzuführen, z.B. über jede zweite oder dritte Halbleitermesa 20, z.B. dadurch, dass sich die Bodyregionen der anderen Mesen zumindest im Zentralbereich nicht so tief in die Driftregion 1 erstrecken.
  • Gemäß einem Ausführungsbeispiel ist im Randbereich 120 des Bauelements 100 mindestens eine Randabschlussstruktur 12b vorgesehen, die in einer Aufsicht zwischen den Halbleitermesen 20 und der Seitenfläche 41 angeordnet ist. Dadurch kann die Sperrfähigkeit des Halbleiterbauelements 100 verbessert werden. Typischerweise hat der Randbereich im gezeigten Querschnitt eine horizontale Ausdehnung in einem Bereich von etwa 30 µm bis etwa 50 µm oder bis etwa 100 µm oder sogar bis etwa 200 µm.
  • In dem in 2 dargestellten exemplarischen Ausführungsbeispiel ist die Randabschlussstruktur als auf der ersten Oberfläche 101 angeordnete Feldplatte 12a, 12b ausgeführt, deren an die randnächste Mesa 20 angrenzender Abschnitt 12a auch als Gateelektrode fungiert. Dies ist jedoch nur ein Beispiel. Die Randabschlussstruktur kann auch eine mit der Sourcemetallisierung 10 verbundene Feldplatte, eine floatende Feldplatte, ein oder mehrere in der Driftregion 1 nahe der ersten Oberfläche 101 eingebettete floatende (schwebende) p-dotierte Halbleiterregionen („floating guard rings“), eine sogenannte VLD-Struktur (“variation of lateral doping”) und/oder eine zumindest nahe der ersten Oberfläche 101 und der Seitenfläche 41 angeordnete und hoch n-dotierte Kanal-Stoppregion aufweisen.
  • Im Folgenden werden Verfahren zum Herstellen der mit Bezug zu den 1A bis 2 erläuterten Feldeffekthalbbauelemente beschrieben. Dabei wird in den 3 bis 9 jeweils ein vertikaler Querschnitt durch die Halbbauelementstruktur dargestellt.
  • Zunächst wird ein Halbleiterwafer 40, z.B. ein Siliziumwafer bereitgestellt, der im Folgenden auch als Wafer 40 bezeichnet wird. Der Halbleiterwafer 40 umfasst eine n-dotierte monokristalline erste Halbleiterschicht 1, eine auf der ersten Halbleiterschicht 1 angeordnete p-dotierte monokristalline zweite Halbleiterschicht 2, die einen ersten pn-Übergang 14 mit der ersten Halbleiterschicht 1 bildet, und eine auf der zweiten Halbleiterschicht 2 angeordnete n-dotierte monokristalline dritte Halbleiterschicht 3, die höher dotiert als die erste Halbleiterschicht 1 ist, die einen zweiten pn-Übergang 15 mit der zweiten Halbleiterschicht 2 bildet und die sich bis zu einer Oberseite 103 des Wafers 40 erstreckt. Im gefertigten Feldeffekthalbbauelement 100 bilden verbleibende Teile der ersten Halbleiterschicht 1, der zweiten Halbleiterschicht 2 bzw. der dritten Halbleiterschicht 3 eine Driftregion 1, Bodyregionen 2 bzw. Sourceregionen 3.
  • Gemäß einem Ausführungsbeispiel wird auf der Oberseite 103 ganzflächig eine dielektrische Schicht 31 erzeugt, z.B. durch Abscheiden oder durch thermische Oxidation.
  • Danach wird eine photostrukturierte Maske 7 auf der Oberseite 103 des Wafers 40 mit mehreren Öffnungen erzeugt, die nachfolgend zum Erzeugen von Halbleitermesen verwendet wird und daher auch als Mesamaske 7 bezeichnet wird. Die sich daraus ergebende Struktur 100 ist in 3 gezeigt. 3 stellt typischerweise nur einen kleinen Ausschnitt des ganzen Wafers 40 dar, und illustriert dann im Wesentlichen ein Halbleiterbauelement aus einer Vielzahl parallel zu fertigenden Halbleiterbauelemente 100, dessen sich nach einem späteren Sägeprozess ergebende Seitenflächen (Sägekanten) 41 in 3 durch gestrichelte vertikale Linien verdeutlicht werden. Typischerweise haben erste Öffnungen in der Maske 7 in späteren Trennbereichen in der gezeigten vertikalen Querschnittsansicht eine größere horizontale Ausdehnung (bzw. in der Aufsicht eine größere Öffnungsfläche) als zweite Öffnungen in der Maske 7 zwischen den ersten Öffnungen.
  • Wie in 3 dargestellt wird, umfasst der Wafer 40 typischerweise zusätzlich eine n-dotierte monokristalline vierte Halbleiterschicht 4, die höher dotiert als die erste Halbleiterschicht 1 ist, die sich bis zur Rückseite 102 des Wafers erstreckt und die im gefertigten Bauelement 100 typischerweise eine Drainregion 4 bildet. Die vierte Halbleiterschicht 4 kann direkt an die erste Halbleiterschicht 1 angrenzen. In anderen Ausführungsformen ist zwischen der vierten Halbleiterschicht 4 und der ersten Halbleiterschicht 1 eine weitere n-dotierte Halbleiterschicht angeordnet, deren maximale Dotierstoffkonzentration typischerweise in einem Bereich zwischen der maximalen Dotierstoffkonzentration der ersten Halbleiterschicht 1 und der maximalen Dotierstoffkonzentration der vierten Halbleiterschicht 4 liegt und die im gefertigten Halbleiterbauelement eine Feldstoppschicht bilden kann.
  • Die erste, zweite, und dritte Halbleiterschicht 1, 2, 3 können durch Epitaxie und entsprechende Implantationen sowie thermisches Ausheilen („Annealing“) erzeugt werden. Dies erfolgt typischerweise so, dass der erste pn-Übergang 14 und der zweite pn-Übergang 15 zueinander und zu der Oberseite 103 und der Rückseite 102 im Wesentlichen parallel sind.
  • Nun kann der Wafer 40 unter Verwendung die Mesamaske 7 geätzt werden, wobei auch die dielektrische Schicht 31 geätzt wird. Die erfolgt derart, dass tiefe Gräben 50, 50a und zwischen den tiefen Gräben 50, 50a angeordnete Halbleitermesen 20 der Höhe hM entstehen, wobei sich die tiefen Gräben 50, 50a bis zu einer zur Rückseite 102 im Wesentlichen parallelen ersten Oberfläche 101 in die erste Halbleiterschicht 1 erstrecken. Die sich daraus ergebende Struktur 100 ist in 4 gezeigt.
  • Typischerweise erstrecken sich die tiefen Gräben 50, 50a in einem Bereich von etwa 500 nm bis etwa 2 µm oder sogar etwa 5 µm bis in die erste Halbleiterschicht 1.
  • Typischerweise weisen die in den Randbereichen 120 liegenden tiefen Gräben 50a im gezeigten vertikalen Querschnitt eine größere horizontale Ausdehnung als die im aktiven Bereich 110 liegenden tiefen Gräben 50. Dies vereinfacht das spätere Erzeugen von Randabschlussstrukturen in den Randbereichen.
  • Nun können in den tiefen Gräben 50, 50a isolierte Gateelektroden 12, 12a erzeugt werden. Dabei werden am Boden der tiefen Gräben 50, 50a und an den Seitenwänden 21 der Mesen 20 bzw. der tiefen Gräben 50, 50a typischerweise weitere Dielektrikumsgebiete 33 erzeugt, z.B. durch thermische Oxidation oder mittels eines Abscheidungsprozesses. Danach können die tiefen Gräben 50, 50a teilweise mit einem leitfähigen Material, z.B. hochdotiertem poly-Silizium gefüllt werden, um die Gateelektroden 12, 12a zu erzeugen. Dies kann z.B. durch Abscheiden und anschließendes teilweises Rückätzen des abgeschiedenen Materials erfolgen. Dabei kann vorgesehen sein, dass die weiteren Dielektrikumsgebiete 33 derart erzeugt werden, dass die Dicke der weiteren Dielektrikumsgebiete 33 in den tiefen Gräben 50a anders als in den tiefen Gräben 50 ist und/oder dass die Dicke der weiteren Dielektrikumsgebiete 33 an den Seitenwänden 21 anders als am Boden des jeweiligen tiefen Grabens 50, 50a bzw. der entsprechenden Mesa 20 ist. Außerdem kann vorgesehen sein, auf den Gateelektroden 12 (12a) jeweils ein weiteres Dielektrikumsgebiet 34 zu erzeugen, z.B. durch thermische Oxidation des abgeschiedenen poly-Siliziums.
  • Gemäß einem weiteren Ausführungsbeispiel werden die isolierten Gateelektroden 12a in den tiefen Gräben 50a so ausgebildet, dass sie gleichzeitig als vom Halbleiter isolierte Feldplatte geformt sind, die sich oberhalb der ersten Oberfläche 101 und in Richtung der jeweils benachbarten Seitenfläche 41 erstrecken und eine oder mehrere Stufen aufweisen können. In diesem Ausführungsbeispiel können die weiteren Dielektrikumsgebiete 33 in den tiefen Gräben 50a so gebildet werden, dass ihre seine Dicke, d.h. ihre vertikale Ausdehnung, in einer oder mehreren Stufen zur nächstliegenden Seitenfläche 41 hin erhöht.
  • Danach kann ein Zwischendielektrikum 9, z.B. ein Oxid wie etwa TEOS (Tetraethylorthosilicat), von der Oberseite 103 her abgeschieden werden, um die Gateelektroden 12, 12a zu bedecken. In einem folgenden Planarisierungsprozess, z.B. einem CMP-Prozess (Chemisch-mechanisches Polieren) kann eine über der Oberseite 103 gelegene Ebene für eine Kontaktierungslithographie erzeugt werden. 5 zeigt die Struktur 100 nachdem auf der Oberseite 103 eine entsprechende Photomaske 62 erzeugt wurde.
  • Nachfolgend werden mittels der Photomaske 62 durch das Zwischendielektrikum 9 und die nach der Mesaätzung auf den Mesen 20 verbliebenen Teile der dielektrischen Schicht 31 flache Gräben 51 geätzt um die Sourceregionen 3 der Mesen 20 in Zentralbereichen teilweise freizulegen. 6 zeigt die Struktur 100 nachdem die Photomaske 62 wieder entfernt wurde. In anderen Ausführungsformen wird die dielektrische Schicht 31 auf den Mesen 20 vor dem Bilden der Gateelektroden 12, 12a, typischer sogar vor dem Bilden der Dielektrikumsgebiete 33 in den tiefen Gräben 50, 50a wieder entfernt.
  • Nun können die flachen Gräben 51 durch einen weiteren Ätzschritt vertieft werden, so dass sich die flachen Gräben 51 durch die Sourceregionen 3 bis zu dem Bodyregionen 2 oder sogar bis teilweise in die Bodyregionen 2, jedoch typischerweise nicht bis in das Driftgebiet 1 erstrecken.
  • Alternativ dazu können die flachen Gräben 51 auch in einem Ätzschritt durch das das Zwischendielektrikum 9, die dielektrischen Schicht 31 und die Sourceregionen 3 geätzt werden.
  • Wie durch die gestrichelten Pfeile in 7 verdeutlicht wird, können nun Dotierstoffe vom p-Typ (z.B. Bor) von der Oberseite 103 durch die die flachen Gräben 51 in die Bodygebiete 2 und/oder das Driftgebiet 1 implantiert werden. Wenn anstelle eines n-Kanal-Feldeffekthalbleiterbauelements ein p-Kanal-Feldeffekthalbleiterbauelement hergestellt werden soll, sind die gezeigten Dotierungen von n- und p-dotierten Bereichen vertauscht und in diesem Schritt Dotierstoffe vom n-Typ (z.B. Phosphor) von der Oberseite 103 her zu implantieren.
  • Dabei können auch mehrere Implantationen in unterschiedliche Tiefen erfolgen, wobei mindestens eine der mehrere Implantationen kurz oberhalb oder unterhalb der ersten pn-Übergänge 14, d.h. in einem vertikalen Bereich um die ersten pn-Übergänge 14, der z.B. 10% der Höhe hM entspricht, erfolgen kann.
  • Je nach vertikaler Tiefe der flachen Gräben 51 werden typischerweise ein bis drei p-Implantationen durchgeführt. So kann bei relativ tiefreichenden flachen Gräben 51 eine p-Implantation ausreichen, die zudem typischerweise so hochdosiert erfolgt, dass die an den jeweiligen flachen Graben 51 angrenzenden Gebiete (nach einer der Temperierung) auch als Bodykontaktregion wirken kann (siehe dazu auch die 1B). Zudem können anstelle der sich in den Halbleiterkörper 40 erstreckenden flachen Gräben 51 auch mehrere p-Implantationen vorgenommen werden.
  • Ein nachfolgender Temperierungsschritt führt dann dazu, dass die implantierten Dotierstoffe aktiviert werden, so dass sich die ersten pn-Übergänge 14 in einem zentralen Bereich 2c zwischen den tiefen Gräben 50, 50a vertikal tiefer in die erste Halbleiterschicht 1 erstrecken als an bzw. in der Nähe der Seitenwände 21 der Halbleitermesa 20, wie in 8 gezeigt wird. Während des Temperierungsschritts können die Dotierstoffe je nach Temperatur, Halbleitermaterial und Dotierstoff zumindest teilweise auch tiefer in die erste Halbleiterschicht 1 diffundieren. Der Temperierungsschritt kann beispielsweise als ein sogenannter „rapid thermal annealing“ Prozess ausgeführt werden.
  • Da Streuungen an den Mesen 20 bei der Implantation für die zweiten Teilgebiete 2b nur in einem allenfalls sehr geringen Maß zur Dotierstoffverteilung beitragen, kann das Verfahren mit sehr geringer Prozessvariabilität ausgeführt werden.
  • Das Verfahren wird typischerweise so durchgeführt, dass die Dotierstoffkonzentration in von den Seitenwänden 21 der jeweiligen Halbleitermesa 20 beabstandeten zentralen Bereich 2c oberhalb und nahe des jeweiligen ersten pn-Übergangs 14 erhöht ist.
  • Typischerweise wird das Verfahren derart ausgeführt, dass ein maximaler vertikaler erster Abstand zwischen der Oberseite 103 und ersten an eine jeweilige Seitenwand 21 angrenzenden Abschnitten des ersten pn-Übergangs 14 kleiner ist als ein maximaler vertikaler zweiter Abstand zwischen der Oberseite 103 und jeweiligen zweiten Abschnitten des ersten pn-Übergangs 14, die jeweils zwischen zwei der ersten Abschnitte des ersten pn-Übergangs 14 angeordnet sind. Typischerweise liegt der maximale vertikale zweite Abstand in einem Bereich von etwa 80% bis etwa 150% des vertikalen Abstands (hM), kann aber je nach Bauelementklasse sogar noch größer oder auch geringer gewählt werden. Außerdem kann das Verfahren derart ausgeführt, dass ein maximaler vertikaler Abstand (|d1 – hM|) zwischen dem ersten pn-Übergang 14 im zentralen Bereich 2c der jeweiligen Halbleitermesa 20 und der ersten Oberfläche 101 kleiner als 30%, noch typischer kleiner als 20% oder sogar kleiner als 10%, der Höhe hM der Halbleitermesen 20 ist. Wie oben mit Bezug zu den 1A bis 2 erläutert wurde kann sich der erste pn-Übergang 14 im jeweiligen zentralen Bereich 2c aber auch noch tiefer in die Driftregion 1 erstrecken.
  • Nun kann z.B. durch Abscheiden eines leitfähigen Materials (z.B. eines Metalls oder leitfähigen poly-Silizium) sowie einen weiteren optionalen Planarisierungsprozess ein Grabenkontakt in den flachen Gräben 51 und eine Sourcemetallisierung 10 über der ersten Oberfläche 101 erzeugt werden. Zuvor kann optional ein Silizid an den Seiten- und/oder Bodenwänden der flachen Gräben 51 gebildet werden.
  • 9 zeigt den MOSFET 100 nachdem auf der Rückseite 102 eine Drainmetallisierung 11 erzeugt wurde und der Wafer 40 entlang der breiteren tiefen Gräben 50a in einzelne Halbleiterbauelemente getrennt wurde.
  • Mit dem erläuterten Verfahrens können sehr zuverlässig und mit geringen Prozessschwankungen avalanchefeste Halbleiterbauelemente 100, 200 mit Bodyregion 2 erzeugt werden, die jeweils ein im Zentralbereich 2c angeordnetes zweites Teilgebiet 2b aufweisen, das einen Teil des pn-Übergangs 14 mit der Driftregion 1 bildet und das eine höhere maximale Dotierstoffkonzentration aufweist und/oder sich tiefer in die Driftregion 1 erstreckt als ein an das zweite Teilgebiet 2b angrenzendes erstes Teilgebiet 2a der Bodyregion 2.
  • Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offengelegt wurden, wird es für den einschlägigen Fachmann offensichtlich sein, dass verschiedene Änderungen und Modifizierungen vorgenommen werden können, mit denen einige der Vorteile der Erfindung erreicht werden, ohne dass dadurch vom Wesen und Umfang der Erfindung abgewichen wird. Ferner ist es für den durchschnittlichen Fachmann ersichtlich, dass andere Bauteile, die die gleichen Funktionen erfüllen, entsprechend ausgetauscht werden können. Es sei darauf hingewiesen, dass Merkmale, die unter Verweis auf eine spezielle Figur erläutert werden, mit Merkmalen anderer Figuren kombiniert werden können, und zwar auch in solchen Fällen, in denen dies nicht ausdrücklich erwähnt ist. Solche Modifizierungen des erfinderischen Konzepts sollen von den angehängten Ansprüchen mit erfasst werden.
  • Räumlich relative Begriffe wie "unter", "unterhalb", "unterer", "über", "oberer" und dergleichen werden im Interesse einer besseren Beschreibung verwendet, um die relative Positionierung eines Elements in Bezug auf ein zweites Element darzulegen. Diese Begriffe sollen verschiedene Ausrichtungen des Bauelements neben den in den Figuren beschriebenen unterschiedlichen Ausrichtungen umfassen. Ferner werden auch Ausdrücke wie "erste", "zweite" und dergleichen verwendet, um verschiedene Elemente, Gebiete, Bereiche usw. zu beschreiben, und sind gleichfalls nicht einschränkend gedacht. In der gesamten Beschreibung beziehen sich gleiche Begriffe auf gleiche Elemente.
  • Im vorliegenden Sprachgebrauch sind die Begriffe "aufweisen", "enthalten", "beinhalten", "umfassen" und dergleichen offen gehaltene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel "ein(e)" und "der", "die", "das" sollen sowohl den Plural als auch den Singular umfassen, sofern nicht im Kontext eindeutig anders angegeben.
  • Angesichts des obigen Variations- und Anwendungsbereichs ist davon auszugehen, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung noch durch die Begleitzeichnungen eingeschränkt wird. Stattdessen wird die vorliegende Erfindung ausschließlich durch die nachfolgenden Ansprüche und deren Rechtsäquivalente eingeschränkt.

Claims (20)

  1. Feldeffektbauelement (100), umfassend einen Halbleiterkörper (40), der sich in einem Randbereich (120) von einer Rückseite (102) bis zu einer Oberfläche (101) des Halbleiterkörpers (40) erstreckt, und der eine Halbleitermesa (20) umfasst, die sich in einer vertikalen Richtung, die senkrecht zu der Rückseite (102) und/oder der Oberfläche (101) ist, bis zu einer in einer Höhe (hM) über der Oberfläche (101) angeordneten Halbleitermesaoberseite (103) erstreckt, wobei der Halbleiterkörper (40) in einem vertikalen Querschnitt weiter umfasst: – eine Driftregion (1), die sich zumindest im Randbereich bis zur Oberfläche (101) erstreckt und die teilweise in der Halbleitermesa (20) angeordnet ist; und – eine zumindest teilweise in der Halbleitermesa (20) angeordnete Bodyregion (2), die einen ersten pn-Übergang (14) mit der Driftregion (1) bildet, der sich zwischen zwei Seitenwänden (21) der Halbleitermesa (20) erstreckt, wobei ein vertikaler Abstand (d) des ersten pn-Übergangs (14) von der Halbleitermesaoberseite (103) in einer horizontalen Richtung variiert und einen größten Wert (d1) in einem von den zwei Seitenwänden (21) beabstandeten Zentralbereich (2c) annimmt, und wobei der größte Wert (d1) zumindest 70% der Höhe (hM) beträgt.
  2. Feldeffektbauelement (100) nach Anspruch 1, wobei der größte Wert (d1) weniger als 200% der Höhe (hM) beträgt.
  3. Feldeffektbauelement (100) nach einem der vorhergehenden Ansprüche, wobei die Bodyregion (2) ein im Zentralbereich (2c) angeordnetes zweites Teilgebiet (2b) aufweist, das einen Teil des ersten pn-Übergangs (14) mit der Driftregion (1) bildet und eine höhere maximale Dotierstoffkonzentration aufweist als ein an das zweite Teilgebiet (2b) angrenzendes erstes Teilgebiet (2a).
  4. Feldeffektbauelement (100) nach einem der vorhergehenden Ansprüche, wobei der erste pn-Übergang (14) in dem vertikalen Querschnitt entweder spiegelsymmetrisch bezüglich einer vertikalen Achse oder asymmetrisch dazu ist.
  5. Feldeffektbauelement (100) nach einem der vorhergehenden Ansprüche, wobei die Halbleitermesa (20) in dem vertikalen Querschnitt weiter eine auf der Bodyregion (2) angeordnete Sourceregion (3) aufweist, die einen zweiten pn-Übergang (15) mit der Bodyregion (2) bildet.
  6. Feldeffektbauelement (100) nach Anspruch 5, in dem vertikalen Querschnitt weiter umfassend ein auf mindestens einer der Seitenwände (21) angeordnetes Gatedielektrikumsgebiet (30, 33), eine auf dem Gatedielektrikumsgebiet (33) angeordnete Gateelektrode (12), eine auf dem Halbleiterkörper (40) angeordnete Sourcemetallisierung (10) in Ohmschem Kontakt mit der Bodyregion (2) und der Sourceregion (3), und/oder eine auf der Rückseite (102) angeordnete Drainmetallisierung (11) in Ohmschem Kontakt mit der Driftregion (1).
  7. Feldeffektbauelement (100) nach Anspruch 6, wobei die Sourcemetallisierung (10) und die Gateelektrode (12) oberhalb der Oberfläche (101) angeordnet sind.
  8. Feldeffektbauelement (100) nach Anspruch 6 oder 7, wobei der Halbleiterkörper (40) weiter eine sich zwischen der Rückseite (102) und der Oberfläche (101) erstreckende Seitenfläche (41), und mindestens eine Randabschlussstruktur (12b), die in einer Aufsicht zwischen der Halbleitermesa (20) und der Seitenfläche (41) angeordnet ist, umfasst.
  9. Feldeffektbauelement (100) nach einem der Ansprüche 6 bis 8, weiter umfassend einen flachen Graben (51) der sich im Zentralbereich (2c) von der Halbleitermesaoberseite (103) bis in die Bodyregion (2) und/oder bis zum ersten Teilgebiet (2a) der Bodyregion (2) erstreckt.
  10. Feldeffektbauelement (100) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (40) in einem aktiven Bereich (110) eine Vielzahl von Halbleitermesen (20) aufweist.
  11. Feldeffektbauelement (100) nach Anspruch 10, im aktiven Bereich (110) weiter umfassend einen Temperatursensor, einen Stromsensor und/oder einen Gatefinger.
  12. Feldeffektbauelement (100) nach Anspruch 10 oder 11, im aktiven Bereich (110) weiter umfassend eine weitere Halbleitermesa (20) umfassend eine Bodyregion (2), die einen pn-Übergang (14) mit der Driftregion (1) bildet, wobei sich die Bodyregion (2) der weiteren Halbleitermesa (20) in vertikaler Richtung nicht so tief in die Driftregion (1) erstreckt wie die Bodyregion (2) der Halbleitermesa (20).
  13. Feldeffektbauelement (100), umfassend einen Halbleiterkörper (40), der sich in einem Randbereich (120) von einer Rückseite (102) bis zu einer Oberfläche (101) erstreckt, und der eine Halbleitermesa (20) umfasst, die sich in einer vertikalen Richtung, die parallel zu einem Normalenvektor (en) der Rückseite (102) und/oder einem Normalenvektor (en) der Oberfläche (101) ist, bis zu einer über der Oberfläche (101) angeordneten Halbleitermesaoberseite (103) erstreckt, wobei der Halbleiterkörper (40) in einem vertikalen Querschnitt weiter umfasst: – eine Driftregion (1), die sich zumindest im Randbereich bis zur Oberfläche (101) erstreckt und die teilweise in der Halbleitermesa (20) angeordnet ist; und – eine zumindest teilweise in der Halbleitermesa (20) angeordnete Bodyregion (2), die zwei jeweils an eine von zwei Seitenwänden (21) der Halbleitermesa (20) angrenzende erste Teilgebiete (2a) und ein zwischen den zwei ersten Teilgebieten (2a) angeordnetes zweites Teilgebiet (2b) umfasst, wobei die zwei ersten Teilgebiete (2a) und das zweite Teilgebiet (2b) einen ersten pn-Übergang (14) mit der Driftregion (1) bilden, der sich zwischen den zwei Seitenwänden (21) der Halbleitermesa (20) erstreckt, wobei sich das zweite Teilgebiet (2b) vertikal tiefer in die Driftregion (1) erstreckt als die zwei ersten Teilgebiete (2a), und wobei das zweite Teilgebiet (2b) eine größere maximale Dotierstoffkonzentration aufweist als die zwei ersten Teilgebiete (2a).
  14. Feldeffektbauelement (100) nach Anspruch 13, wobei ein maximaler vertikaler erster Abstand (d2) zwischen der Halbleitermesaoberseite (103) und einem ersten Abschnitt des ersten pn-Übergang (14), der zwischen einem der zwei ersten Teilgebiete (2a) und der Driftregion (1) gebildet wird, kleiner als ein vertikaler Abstands (hM) zwischen der Halbleitermesaoberseite (103) und der Oberfläche (101) ist, und/oder wobei ein maximaler vertikaler zweiter Abstand (d1) zwischen der Halbleitermesaoberseite (103) und einem zweiten Abschnitt des ersten pn-Übergang (14), der zwischen dem zweiten Teilgebiete (2b) und der Driftregion (1) gebildet wird, in einem Bereich von 80% bis 150% des vertikalen Abstands (hM) liegt.
  15. Verfahren zum Herstellen eines Feldeffektbauelements (100), umfassend: – Bereitstellen eines Wafers (40), umfassend eine erste Halbleiterschicht (1) eines ersten Leitungstyp, eine auf der ersten Halbleiterschicht (1) angeordnete zweite Halbleiterschicht (2) eines zweiten Leitungstyp, die einen ersten pn-Übergang (14) mit der ersten Halbleiterschicht (1) bildet, und eine auf der zweiten Halbleiterschicht (2) angeordnete dritte Halbleiterschicht (3), die einen zweiten pn-Übergang (15) mit der zweiten Halbleiterschicht (2) bildet und sich bis zu einer Oberseite (103) des Wafers (40) erstreckt; – Bilden einer Mesamaske (7) auf der Oberseite (103) des Wafers (40) mit mehreren Öffnungen; – Ätzen des Wafers (40) durch die Mesamaske (7), so dass tiefe Gräben (50, 50a) und zwischen den tiefen Gräben (50, 50a) angeordnete Halbleitermesen (20) entstehen, wobei sich die tiefen Gräben (50, 50a) bis in die erste Halbleiterschicht (1) erstrecken; und – Implantieren von Dotierstoffen des ersten Leitungstyps in mindestens ein an den ersten pn-Übergang (14) angrenzendes Halbleitergebiet.
  16. Verfahren nach Anspruch 15, weiter umfassend Bilden von isolierten Gateelektroden (12, 33) in zumindest einigen der tiefen Gräben (50), und/oder Bilden von flachen Gräben (51) von der Oberseite (103) in die Halbleitermesen (20).
  17. Verfahren nach Anspruch 15 oder 16, weiter umfassend Trennen des Wafers (40) in Halbleiterbauelemente entlang einiger der tiefen Gräben (50a).
  18. Verfahren nach einem der Ansprüche 15 bis 17, weiter umfassend einen Temperierungsschritt, wobei der Wafer (40) mit zueinander parallelen erstem pn-Übergang (14) und zweiten pn-Übergang (15) bereitgestellt wird, und wobei das Verfahren derart ausgeführt wird, dass sich der erste pn-Übergang (14) nach dem Temperierungsschritt in mindestens einer der Halbleitermesen (20) in einem zentralen Bereich (2c) vertikal tiefer in die erste Halbleiterschicht (1) erstreckt als an Seitenwänden (21) der mindestens einen Halbleitermesa (20).
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Verfahren derart ausgeführt wird, dass die Dotierstoffkonzentration in mindestens einer der Halbleitermesen (20) in einem von Seitenwänden (21) der mindestens einen Halbleitermesa (20) beabstandeten zentralen Bereich (2c) oberhalb des ersten pn-Übergangs (14) erhöht ist.
  20. Verfahren nach einem der Ansprüche 18 und 19, wobei das Verfahren derart ausgeführt wird, dass die erste Halbleiterschicht (1) außerhalb der Halbleitermesen (20) eine erste Oberfläche (101) bildet, die sich in einem vertikalen Abstand (hM) zur Oberseite (103) befindet, wobei ein vertikaler erster Abstand (d2) zwischen der Oberseite (103) und einem ersten an eine Seitenwand (21) einer der Halbleitermesen (20) angrenzenden Abschnitte des ersten pn-Übergangs (14) kleiner ist als ein vertikaler zweiter Abstand (d1) zwischen der Oberseite (103) und einem zweiten Abschnitt des ersten pn-Übergangs (14), der an den ersten Abschnitt des ersten pn-Übergangs (14) angrenzt und der in einem Bereich von 80% bis 150% des vertikalen Abstands (hM) zwischen der Oberseite (103) und der ersten Oberfläche (101) liegt.
DE102013111966.2A 2013-10-30 2013-10-30 Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung Active DE102013111966B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102013111966.2A DE102013111966B4 (de) 2013-10-30 2013-10-30 Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
US14/525,398 US9391192B2 (en) 2013-10-30 2014-10-28 Field effect semiconductor component and method for producing it
CN201711433835.6A CN108231868B (zh) 2013-10-30 2014-10-29 场效应半导体构件及其制造方法
CN201410592595.4A CN104600116B (zh) 2013-10-30 2014-10-29 场效应半导体构件及其制造方法
US15/169,290 US9847387B2 (en) 2013-10-30 2016-05-31 Field effect semiconductor component and method for producing it

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102013111966.2A DE102013111966B4 (de) 2013-10-30 2013-10-30 Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Publications (2)

Publication Number Publication Date
DE102013111966A1 true DE102013111966A1 (de) 2015-04-30
DE102013111966B4 DE102013111966B4 (de) 2017-11-02

Family

ID=52811511

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013111966.2A Active DE102013111966B4 (de) 2013-10-30 2013-10-30 Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Country Status (3)

Country Link
US (2) US9391192B2 (de)
CN (2) CN104600116B (de)
DE (1) DE102013111966B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
US9184281B2 (en) * 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
DE102013111966B4 (de) * 2013-10-30 2017-11-02 Infineon Technologies Ag Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
CN108878514B (zh) * 2018-06-29 2021-04-06 上海华虹宏力半导体制造有限公司 沟槽栅超结器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006011882A1 (en) * 2004-06-30 2006-02-02 Advanced Analogic Technologies, Inc. Trench mosfet with recessed clamping diode
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4887145A (en) * 1985-12-04 1989-12-12 Hitachi, Ltd. Semiconductor device in which electrodes are formed in a self-aligned manner
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US6713813B2 (en) * 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6764906B2 (en) * 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
CN100508210C (zh) * 2002-12-19 2009-07-01 西利康尼克斯股份有限公司 具有注入漏极漂移区和厚底部氧化物的沟槽金属-绝缘体-半导体器件及其制造方法
EP1465038B1 (de) 2003-04-03 2013-03-27 STMicroelectronics (Research & Development) Limited Speichersicherungsgerät für flexible Programmumgebung
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
US9252251B2 (en) * 2006-08-03 2016-02-02 Infineon Technologies Austria Ag Semiconductor component with a space saving edge structure
DE102007030755B3 (de) * 2007-07-02 2009-02-19 Infineon Technologies Austria Ag Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
US8013340B2 (en) * 2008-09-30 2011-09-06 Infineon Technologies Ag Semiconductor device with semiconductor body and method for the production of a semiconductor device
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US8497552B2 (en) * 2008-12-01 2013-07-30 Cree, Inc. Semiconductor devices with current shifting regions and related methods
US9396997B2 (en) * 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
US8754472B2 (en) * 2011-03-10 2014-06-17 O2Micro, Inc. Methods for fabricating transistors including one or more circular trenches
US9318623B2 (en) * 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US8759935B2 (en) * 2011-06-03 2014-06-24 Infineon Technologies Austria Ag Power semiconductor device with high blocking voltage capacity
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
DE102013111966B4 (de) * 2013-10-30 2017-11-02 Infineon Technologies Ag Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006011882A1 (en) * 2004-06-30 2006-02-02 Advanced Analogic Technologies, Inc. Trench mosfet with recessed clamping diode
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht

Also Published As

Publication number Publication date
US9847387B2 (en) 2017-12-19
CN108231868A (zh) 2018-06-29
CN104600116B (zh) 2018-01-30
US20150115353A1 (en) 2015-04-30
DE102013111966B4 (de) 2017-11-02
CN108231868B (zh) 2022-01-14
US9391192B2 (en) 2016-07-12
US20160284795A1 (en) 2016-09-29
CN104600116A (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE112004003046B4 (de) Leistungshalbleitervorrichtungen
DE102015121566B4 (de) Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE102016102493B3 (de) Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
DE102012206605B4 (de) Transistoranordnung mit einem mosfet und herstellungsverfahren
DE102014118766B4 (de) Feldeffekt-Halbleitervorrichtung und Herstellung davon
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE102014110006A1 (de) Ladungskompensations-Halbleitervorrichtungen
DE102014104975B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102013106946B4 (de) Verfahren zum Bilden von lateral variierenden Dotierungskonzentrationen und eines Halbleiterbauelements
DE102013109654A1 (de) Feldeffekt-Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102011051670A1 (de) Ein Verfahren zum Schützen eines Halbleiterbauelements gegenüber Degradierung, ein vor heissen Ladungsträgern geschütztes Halbleiterbauelement und ein Herstellungsverfahren dafür
DE102012107326A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102015100340A1 (de) Bipolare halbleitervorrichtung und herstellungsverfahren dafür
DE102014111063A1 (de) Leistungshalbleiterbauelement und Verfahren
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102015105016A1 (de) Halbleiterbauteil mit Kanalstopper und Verfahren zur Herstellung desselben
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102012101217B4 (de) Normalerweise ausgeschaltete Halbleiterschalter und normalerweise ausgeschaltete JFETs
DE102013102289A1 (de) Ladungskompensations-Halbleitervorrichtung
DE102014119384A1 (de) Ladungkompensationsvorrichtung
DE102013111966B4 (de) Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
DE102014005879B4 (de) Vertikale Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102013022496

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative