TWI605594B - 半導體結構與其製作方法 - Google Patents

Description

半導體結構與其製作方法

本發明係有關於半導體製程領域，尤其是一種在製作過程中，僅包含一次移除功函數層的蝕刻步驟之半導體製程。

於習知半導體產業中，多晶矽被廣泛地應用於半導體元件例如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，成為一標準的閘極填充材料。然而，隨著MOS電晶體尺寸持續地縮小化，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(high-K)閘極介電層的控制電極。

在互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)元件中，雙功函數金屬閘極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各填充材料的厚度與成分控制要求亦更形嚴苛。

因此，如何提升半導體元件的效能與製作良率、降低成本與減少製程時間等，皆是目前研究發展的重要方向。

本發明提供一半導體結構，包含有一基底，上方具有一介電層，且定義有一第一元件區以及一第二元件區，至少一第一凹槽位於該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位於該第二元件區內的該介電層中，一功函數層，位於該第二凹槽以及該第三凹槽內，其中該功函數金屬層覆蓋部分該第二凹槽的側壁，而完整覆蓋該第三凹槽的側壁與一底部，以及複數個第一材料層，分別位於該第二凹槽以及該第三凹槽內，其中該第一材料層覆蓋部分該第二凹槽側壁上的該功函數層，而完整覆蓋位於該第三凹槽側壁與該底部的該功函數層。

本發明另提供一半導體結構的製作方法，至少包含有以下步驟：首先，提供一基底，該基底上覆蓋有一介電層，且該基底上定義有一第一元件區以及一第二元件區，然後形成至少一第一凹槽位於該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位於該第二元件區內的該介電層中，之後形成一功函數層，覆蓋於該第一凹槽、該第二凹槽與該第三凹槽內，再形成複數個一第一材料層於該第一凹槽、該第二凹槽與該第三凹槽內，其中該第一材料層覆蓋部分該第一凹槽以及該第二凹槽側壁上的該功函數層，而完整覆蓋該第三凹槽內的該功函數金屬層，在該一第一材料層形成後，形成一第二材料層，填滿該第一凹槽與該第二凹槽，之後去除該第一凹槽內的該第一材料層以及該第二材料層，再去除該第二凹槽內的該第二材料層，以及完全去除該第一凹槽內的該功函數層，並去除該第二凹槽內的部分該功函數層。

本發明的特徵在於，使用兩種具有不同蝕刻選擇比的不同材料分別作為遮罩層，因此在製作過程中，移除功函數層的蝕刻步驟僅會執行一次，如此一來簡化製成步驟，且可以減少不同元件區交界處(例如N/P交界)的重複蝕刻問題。

1‧‧‧基底

2‧‧‧介電層

3‧‧‧層間介電層

4‧‧‧蝕刻停止層

5‧‧‧側壁子

6‧‧‧源/汲極區

12‧‧‧第一元件區

14‧‧‧第二元件區

22‧‧‧第一凹槽

22’‧‧‧第一凹槽

24‧‧‧第二凹槽

26‧‧‧第三凹槽

31‧‧‧高介電常數層

32‧‧‧功函數層

32A‧‧‧頂面

34‧‧‧第一材料層

34A‧‧‧頂面

36‧‧‧圖案化光阻層

38‧‧‧第二材料層

40‧‧‧圖案化光阻層

42‧‧‧第二功函數層

44‧‧‧導體層

第1~8圖為製作本發明一實施例之半導體結構的示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請參閱第1~8圖，第1~8圖為製作本發明一實施例之半導體結構的示意圖。如第1圖所示，首先，提供一基底1，一介電層2覆蓋於基底1上，其中介電層2內可能更包含有層間介電層(interlayer dielectric，ILD)3，以及蝕刻停止層(contact etching stop layer，CESL)4。基底1上更定義有一第一元件區12以及一第二元件區14，以本實施例來說，第一元件區12例如是一NMOS區，第二元件區14例如是一PMOS區，但並不限於此。接著，至少一第一凹槽22形成於介電層2中，並位於第一元件區12內，至少一第二凹槽24以及至少一第三凹槽26形成於介電層2內，並位於第二元件區14中，本發明中，不同的第一凹槽22可能包含有不同的底部寬度，例如第1圖上的第一凹槽22’之底部寬度就比第一凹槽22更寬，而第三凹槽26的一底部比第二凹槽24的一底部更寬。可理解的是，在第1圖中，雖然第一元件區 12內只繪示出兩個第一凹槽(包含第一凹槽22與第一凹槽22’)，第二元件區14內則分別繪示一個第二凹槽24以及一個第三凹槽26，但本發明不限於此，也就是說，本發明可以包含有複數個第一凹槽22、第二凹槽24與第三凹槽26。此外，本發明的半導體結構可能還包含有複數個側壁子5位於各凹槽(包含有第一凹槽22、第二凹槽24與第三凹槽26)兩側的介電層2中，以及複數個源/汲極區(S/D region)6位於基底1之中。關於形成上述介電層2、側壁子5與源/汲極區6等元件的方法，為本領域的技術人員所熟知的方法，在此不另外贅述。

如第1圖所示，一高介電常數層(high dielectric constant layer,high-k layer)31以及一功函數層32形成並共形地覆蓋於介電層2上，換句話說，高介電常數層31與功函數層32至少覆蓋於各凹槽(包含有第一凹槽22、第二凹槽24與第三凹槽26)的底部以及側壁。接著，形成一第一材料層34於介電層2上，填滿各第一凹槽22、各第二凹槽24以及各第三凹槽26，在本實施例中，第一材料層34可能包含有有機矽氧烷(organo-siloxane)，但不限於此。之後，形成一圖案化光阻層36於第一材料層34上，此圖案化光阻層36至少覆蓋於第二元件區14內第三凹槽26的正上方，以及第一元件區12內，具有較大底部寬度的第一凹槽22’的正上方。值得注意的是，本實施例中使用後閘極製程(gate last process)與後高介電常數層製程(high-k last process)製作，關於後閘極製程與後高介電常數層製程，為本領域的技術人員所熟知，在此不另外贅述。

接著，如第2圖所示，進行一蝕刻步驟，以移除部分位於各第一凹槽22內以及各第二凹槽24內的第一材料層34，因此，位於各第一凹槽22內以及各第二凹槽24內的第一功函數層32將有部分被曝露出來，但值得注意的是，現階段仍有部分的第一材料層34殘留於各第一凹槽22內以及各第 二凹槽24內，換句話說，在第一凹槽22內以及第二凹槽24內，第一材料層34仍覆蓋部分的第一功函數層32，尤其是位於底部以及部分側壁的第一功函數層32。然後，當上述蝕刻步驟進行之後，將圖案化光阻層36移除。

如第3圖所示，形成一第二材料層38於第一材料層34上，並且填入各第一凹槽22與各第二凹槽24內。在本實施例中，第二材料層38的材料與第一材料層34不同，主要包含有聚合物，但不限於此。之後，形成一圖案化光阻層40於第二材料層38上，並位於第二元件區14中，更明確說，圖案化光阻層40至少位於各第二凹槽24與各第三凹槽26的正上方，以保護底下各層結構免受到之後進行的蝕刻步驟破壞。

然後請參考第4圖，進行一蝕刻步驟，此蝕刻步驟可能包含有乾式蝕刻或濕式蝕刻，以移除未被圖案化光阻層40覆蓋的部分第一材料層34與部分第二材料層38，換句話說，位於第一凹槽22內的所有第一材料層34以及第二材料層38都在此蝕刻步驟中被完全移除，因此位於第一元件區12內的第一功函數層32被曝露出來。

如第5圖所示，將圖案化光阻層40移除，並且藉由一蝕刻製程將第二材料層38也移除，值得注意的是，在本次蝕刻步驟中，僅針對第二材料層38進行移除，而第一材料層34並未移除，或是僅有極少部分被移除，上述已經提過，由於本發明第一材料層34與第二材料層38包含有不同的材料，因此兩者之間也有不同的蝕刻選擇比，換句話說，第一材料層34與第二材料層38在受到特定蝕刻劑蝕刻時，可能會具有不同的蝕刻消耗率，本發明使用特定的蝕刻液(當蝕刻為濕式蝕刻時)或是蝕刻氣體(當蝕刻為乾式蝕刻時)，可以有效地蝕刻第二材料層38，但是卻難以蝕刻第一材料層34，所以在蝕刻步驟結束後，僅有第一材料層34被留下，而第二材料層38則被移除。 此外，由於第二材料層38已經被移除，因此第一元件區12內的部分第一功函數層32被曝露出來，尤其是覆蓋於第一凹槽22內與第二凹槽24內部分側壁上(特指側壁的上半部)的第一功函數層32被曝露出來，如此一來可以降低後續第一功函數層32之蝕刻過程中，負載效應(loading effect)的影響，使得蝕刻過程之中，位於第三凹槽26內的第一材料層34消耗過快導致第一功函數層32被蝕刻。

之後，進行另一蝕刻步驟，以移除第一功函數層32，如第6圖所示，在該蝕刻步驟進行之後，第一元件區12內，位於第一凹槽22內的第一功函數層32被完全移除，但在第二元件區14內，第二凹槽24內僅有部分的第一功函數層32被移除，特別是覆蓋於第二凹槽24上半部側壁的第一功函數層32被移除，因此，仍有部分的第一功函數層32覆蓋於第二凹槽24內的底部以及下半部的側壁；於第三凹槽26內，由於第一功函數層32被第一材料層34所覆蓋並保護，因此第一功函數層32並未被移除，且完整地覆蓋於第三凹槽26的側壁以及底部。此外，第一功函數層32也位於第三凹槽26周圍的介電層2上。值得注意的是，在本發明中，移除功函數層的蝕刻步驟僅進行一次。

本發明的半導體結構，請見第6圖所示，在第二凹槽24內，由於部分第一功函數層32在蝕刻過程中，被第一材料層34所保護，因此在第二凹槽24，第一材料層34覆蓋部分的第一功函數層32(尤其是該些位於第二凹槽24下半部側壁與底部的第一功函數層32)。此外，第一材料層34的一頂部34A與第一功函數層32的一頂部32A切齊，位於同一水平面上。

請參閱第7~8圖，如第7圖所示，將剩餘的第一材料層34移除，之後如第8圖所示，選擇性形成一第二功函數層42以及一導體層44於各第 一凹槽22、各第二凹槽24以及各第三凹槽26內，最後，進行一平坦化步驟，例如為化學機械研磨(chemical mechanical polishing,CMP)，以移除位於介電層2上方多餘的高介電常數層31、第一功函數層32、第二功函數層42以及導體層44。

在本發明中，高介電常數層31可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi₁-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr₁-xTiO₃,BST)所組成之群組。第一功函數層32與第二功函數層42可分別包括一具有N型導電型式的N型功函數金屬層或一具有P型導電型式的P型功函數金屬層，或可同時包含P型功函數金屬層與N型功函數金屬層，例如可選自包含氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)、鋁化鈦(titanium aluminide,TiAl₃)或氮化鋁鈦(aluminum titanium nitride,TiAlN)所組成之群組，但不限於此。導體層44可為一複合材料層，包括一低電阻值的導電材料，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl₃)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等。第一材料層34與第二材料層38具有不同的蝕刻選擇比，因此兩者也包含不同材料，舉例來說，第一材料層34包含有機矽氧烷，例如一光吸收含矽聚合物層(light absorbing Si-content polymer)，本實施例中，使用Honeywell公司之產品作為第一材料層34的材料，其商標 名為DUO^TM)，第二材料層38包含有其他種類聚合物，例如一底抗反射層(bottom anti-reflection coating,BARC)，但不限於此，第一材料層34與第二材料層38的材質可以依據實際需求而調整。然而仍必須滿足第一材料層34以及第二材料層38具有不同的蝕刻選擇比之條件。

綜上所述，本發明的特徵在於，使用兩種具有不同蝕刻選擇比的不同材料分別作為遮罩層，因此在製作過程中，移除功函數層的蝕刻步驟僅會執行一次，如此一來簡化製成步驟，且可以減少不同元件區交界處(例如N/P交界)的重複蝕刻問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧基底

2‧‧‧介電層

3‧‧‧層間介電層

4‧‧‧蝕刻停止層

5‧‧‧側壁子

6‧‧‧源/汲極區

12‧‧‧第一元件區

14‧‧‧第二元件區

22‧‧‧第一凹槽

24‧‧‧第二凹槽

26‧‧‧第三凹槽

31‧‧‧高介電常數層

32‧‧‧功函數層

32A‧‧‧頂面

34‧‧‧第一材料層

34A‧‧‧頂面

36‧‧‧圖案化光阻層

38‧‧‧第二材料層

40‧‧‧圖案化光阻層

Claims (8)

1. 一半導體結構的製作方法，至少包含有以下步驟：提供一基底，該基底上覆蓋有一介電層，且該基底上定義有一第一元件區以及一第二元件區；形成至少一第一凹槽位於該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位於該第二元件區內的該介電層中；形成一第一功函數層，覆蓋於該第一凹槽、該第二凹槽與該第三凹槽內；形成複數個一第一材料層於該第一凹槽、該第二凹槽與該第三凹槽內，其中該第一材料層覆蓋部分該第一凹槽以及該第二凹槽側壁上的該第一功函數層，而完整覆蓋該第三凹槽內的該第一功函數金屬層；在該一第一材料層形成後，形成一第二材料層，填滿該第一凹槽與該第二凹槽；去除該第一凹槽內的該第一材料層以及該第二材料層；去除該第二凹槽內的該第二材料層；以及完全去除該第一凹槽內的該第一功函數層，並去除該第二凹槽內的部分該第一功函數層。
2. 如申請專利範圍第1項的方法，更包括形成一高介電常數層於該第一凹槽、該第二凹槽以及該第三凹槽內。
3. 如申請專利範圍第1項的方法，在該第二凹槽內的部分該第一功函數層被去除後，更包括移除該第三凹槽內剩餘的該第一材料層，並形成一第二功函數層以及一導體層於該第一凹槽、該第二凹槽以及該第三凹槽內。
4. 如申請專利範圍第3項的方法，在該第二功函數層與該導體層形成之後，更包括進行一平坦化步驟。
5. 如申請專利範圍第1項的方法，其中該第一材料層包括有機矽氧烷。
6. 如申請專利範圍第1項的方法，其中該第二材料層包括聚合物。
7. 如申請專利範圍第1項的方法，其中該第三凹槽的一底部比該第二凹槽的一底部寬。
8. 如申請專利範圍第1項的方法，其中該第一材料層與該第二材料層具有不同的蝕刻選擇比。