CN102496570A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明关于一种半导体元件及其制造方法。该半导体元件包括一半导体基板、一第二保护层、一第一晶种层、一第一导电金属、一第三保护层及数个导接元件。该半导体基板的第一保护层的第一开口显露其内的电性元件。该第二保护层的第二开口连通该第一保护层的第一开口。该第一晶种层位于这些第二开口及这些第一开口的侧壁。该第一导电金属位于该第一晶种层上。这些导接元件位于该第三保护层的第三开口，其对应部分该第一导电金属。藉此，可解决已知湿式蚀刻步骤的底切缺陷。

Description

半导体元件及其制造方法
技术领域
本发明关于一种半导体元件及其制造方法，详言之，关于一种可避免底切(Undercut)的半导体元件及其制造方法。
背景技术
在已知半导体元件的制造方法中，重布层(RDL)的工艺采用电镀搭配湿式蚀刻工艺，详言之，已知重布层(RDL)的线路工艺先形成一晶种层后，再以光阻来定义线路布局，且在铜沉积完成后进行去光阻工艺，之后利用湿式蚀刻以进行晶种层移除。
然而，上述已知工艺在湿式蚀刻步骤中会伴随产生底切(Undercut)问题，而造成细线路工艺线宽的瓶颈。此外，上述已知工艺在完成电镀工艺后仍须进行去光阻工艺，如此会增加RDL工艺的工艺时间及成本。
因此，有必要提供一创新且富进步性的半导体元件及其制造方法，以解决上述问题。
发明内容
本发明提供一种半导体元件，其包括一半导体基板、一第二保护层、一第一晶种层、一第一导电金属、一第三保护层及数个导接元件。该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件。该第二保护层位于该第一保护层上，且具有数个第二开口，部分这些第二开口连通这些第一开口。该第一晶种层位于这些第二开口及这些第一开口的一侧壁。该第一导电金属位于该第一晶种层上，且位于这些第二开口及这些第一开口内。该第三保护层位于该第二保护层上，且具有数个第三开口，该第三开口的位置对应部分该第一导电金属。这些导接元件位于这些第三开口。
本发明另提供一种半导体元件，其包括一半导体基板、一第一晶种层、一第一导电金属、一第二保护层、一中间晶种层、一第二导电金属、一第三保护层及数个导接元件。该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件。该第一晶种层位于这些第一开口的一侧壁。该第一导电金属位于该第一晶种层上，且位于这些第一开口内。该第二保护层位于该第一保护层上，其中该第二保护层具有数个第二开口，部分这些第二开口对应该第一导电金属。该中间晶种层位于这些第二开口的一侧壁内。该第二导电金属位于该中间晶种层上，且位于这些第二开口内。该第三保护层位于该第二保护层上，且具有数个第三开口，该第三开口的位置对应部分该第二导电金属。这些导接元件位于这些第三开口。
本发明另提供一种半导体元件的制造方法，其包括以下步骤：(a)提供一半导体基板，该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；(b)形成一第二保护层于该第一保护层上，其中该第二保护层具有数个第二开口，部分这些第二开口显露这些第一开口；(c)形成一第一晶种层于该第二保护层上，且位于这些第二开口及这些第一开口内；(d)形成一第一导电金属于该第一晶种层上，且位于这些第二开口及这些第一开口内；(e)移除位于该第二保护层上的第一晶种层及第一导电金属；(f)形成一第三保护层于该第二保护层上，其中该第三保护层具有数个第三开口，以显露部分该第一导电金属；及(g)形成数个导接元件于这些第三开口。
本发明另提供一种半导体元件的制造方法，其包括以下步骤：(a)提供一半导体基板，该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；(b)形成一第一晶种层于该第一保护层上及其这些第一开口内；(c)形成一第一导电金属于该第一晶种层上，且位于这些第一开口内；(d)移除位于该第一保护层上的第一晶种层及第一导电金属；(e)形成一第二保护层于该第一保护层上，其中该第二保护层具有数个第二开口，部分这些第二开口显露该第一导电金属；(f)形成一中间晶种层于该第二保护层上，且位于这些第二开口内；(g)形成一第二导电金属于该中间晶种层上，且位于这些第二开口内；(h)移除位于该第二保护层上之中间晶种层及第二导电金属；(i)形成一第三保护层于该第二保护层上，其中该第三保护层具有数个第三开口，以显露部分该第二导电金属；及(j)形成数个导接元件于这些第三开口。
在本发明中，利用该第二保护层的黄光工艺同步定义该第一导电金属的线路布局，并搭配化学机械研磨(CMP)技术同时移除位于该第二保护层表面上的第一晶种层及第一导电金属。如此，可省略已知光阻工艺的工艺时间及成本，同时也解决已知湿式蚀刻步骤伴随而来的底切(Undercut)缺陷，因而可突破细线路工艺线宽限制的瓶颈。
附图说明
图1显示本发明半导体元件的一实施例的示意图；
图2至11显示本发明半导体元件的制造方法的一实施例的示意图；
图12显示本发明半导体元件的另一实施例的示意图；
图13至19显示本发明半导体元件的制造方法的另一实施例的示意图；
图20显示本发明半导体元件的另一实施例的示意图；及
图21显示本发明半导体元件的制造方法的另一实施例的示意图。
具体实施方式
参考图1，显示本发明半导体元件的一实施例的示意图。该半导体元件1包括一半导体基板10、一第二保护层13、一第一晶种层14、一第一导电金属15、一第三保护层16及数个导接元件21。
该半导体基板10具有一第一表面101、一第二表面102、一孔洞103、至少一电性元件及一第一保护层12。在本实施例中，该孔洞103为贯穿孔，其贯穿该半导体基板10。该电性元件为一导通柱11，其包括一导通金属112及一绝缘层111。该导通金属112位于该孔洞103内，且该绝缘层111位于该导通金属112及该孔洞103的侧壁之间。
该第一保护层12邻接于该第一表面101，且具有数个第一开口121以显露该至少一电性元件(该导通柱11)。第二保护层13位于该第一保护层12上，且具有数个第二开口131，部分这些第二开口131的位置对应这些第一开口121而连通这些第一开口121。
该第一晶种层14位于这些第二开口131及这些第一开口121的一侧壁，且位于该电性元件(该导通柱11)上，以电性连接该电性元件(该导通柱11)。在本实施例中，该第一晶种层14包括一钛层及一铜层，且其为杯状而定义出一容置空间。
该第一导电金属15位于该第一晶种层14上，且位于这些第二开口131及这些第一开口121内。在本实施例中，该第一导电金属15为铜，且其填满该第一晶种层14的容置空间。
该第三保护层16位于该第二保护层13上，且具有数个第三开口161，这些第三开口161的位置对应部分该第一导电金属15。在本实施例中，该第一保护层12、该第二保护层13及该第三保护层16为高分子钝化层。
这些导接元件21位于这些第三开口161。在本实施例中，该半导体元件1更包括一第二晶种层17及数个球下金属层(UBM)19。该第二晶种层17及这些球下金属层(UBM)19位于这些第三开口161，以电性连接部分该第一导电金属15。这些导接元件21为焊球，且位于这些球下金属层(UBM)19上。
参考图2至11，显示本发明半导体元件的制造方法的一实施例的示意图。参考图2，提供一半导体基板10。该半导体基板10具有一第一表面101、一第二表面102、一孔洞103、至少一电性元件及一第一保护层12。该孔洞103为盲孔。该电性元件为一导通柱11，其包括一导通金属112及一绝缘层111。该导通金属112位于该孔洞103内，且该绝缘层111位于该导通金属112及该孔洞103的侧壁之间。该第一保护层12邻接于该第一表面101，且具有数个第一开口121以显露该至少一电性元件(该导通柱11)。
参考图3，形成一第二保护层13于该第一保护层12上。该第二保护层13具有数个第二开口131，部分这些第二开口131的位置对应这些第一开口121而连通这些第一开口121。
参考图4，形成一第一晶种层14于该第二保护层13上，且位于这些第二开口131及这些第一开口121内，以电性连接该电性元件(该导通柱11)。该第一晶种层14于这些第二开口131及这些第一开口121内形成杯状且定义出一容置空间。在本实施例中，利用溅镀(sputter)的方法形成该第一晶种层14于该第二保护层13上，该第一晶种层14包括一钛层及一铜层。
参考图5，形成一第一导电金属15于该第一晶种层14上，且位于这些第二开口131及这些第一开口121内。在本实施例中，利用电镀的方法形成该第一导电金属15于该第一晶种层14上，该第一导电金属15为铜，且其填满该第一晶种层14的容置空间。
参考图6，移除位于该第二保护层13表面上的第一晶种层14及第一导电金属15。在本实施例中，此移除步骤包括但不限于以下二种方式。第一种方式利用硫酸以化学机械研磨(CMP)的方式移除该第一晶种层14的铜层及该第一导电金属15，之后以氢氟酸蚀刻该第一晶种层14的钛层。第二种方式利用硫酸以化学机械研磨(CMP)移除该第一晶种层14(含该铜层及该钛层)及该第一导电金属15。
此外，为了避免因使用化学机械研磨(CMP)工艺而刮伤该第二保护层13，该工艺的压力设定应小于等于3磅每平方英寸(psi)。
参考图7，形成一第三保护层16于该第二保护层13上。该第三保护层16具有数个第三开口161，以显露部分该第一导电金属15。接着，形成一第二晶种层17于该第三保护层16上及其这些第三开口161内。
参考图8，形成一光阻层18于第二晶种层17上。该光阻层18具有数个光阻开口181，其对应这些第三开口161，以显露位于这些第三开口161的第二晶种层17。
参考图9，形成数个球下金属层(UBM)19及焊料20于这些光阻开口181内。接着，移除该光阻层18。
参考图10，移除位于该球下金属层(UBM)19以外的第二晶种层17。接着，进行回焊步骤，使得这些焊料20形成焊球型式的导接元件21。接着，从该半导体基板10的第二表面102薄化该半导体基板10，以显露该电性元件(该导通柱11)于该半导体基板10的第二表面102。
参考图11，进行切割工艺。在本实施例中，以激光22切割该第一保护层12、该第二保护层13及该第三保护层16以定义出数个切割道23。接着，再进行该半导体基板10的切割工艺，以制得数个半导体元件1，如图1所示。
在本实施例中，利用该第二保护层13的黄光工艺同步定义该第一导电金属15的线路布局，并搭配化学机械研磨(CMP)技术同时移除位于该第二保护层13表面上的第一晶种层14及第一导电金属15。如此，可省略已知光阻工艺的工艺时间及成本，同时也解决已知湿式蚀刻步骤伴随而来的底切(Undercut)缺陷，因而可突破细线路工艺线宽限制的瓶颈。
参考图12，显示本发明半导体元件的另一实施例的示意图。本实施例的半导体元件2与图1的半导体元件1大致相同，其中相同的元件赋予相同的编号，且其差异如下所述。在本实施例中，该第一晶种层14及该第一导电金属15仅位于该第一保护层12的第一开口121。此外，该半导体元件2更包括一中间晶种层14a及一第二导电金属15a。该中间晶种层14a位于该第二保护层13的这些第二开口131的一侧壁内。部分该中间晶种层14a位于该第一导电金属15上方且电性连接该第一导电金属15。同样地，该中间晶种层14a为杯状且定义出一容置空间。该第二导电金属15a位于该中间晶种层14a上且填满该中间晶种层14a的容置空间。亦即，该第二导电金属15a位于这些第二开口131内。此外，该第二晶种层17及这些球下金属层(UBM)19电性连接部分该第二导电金属15a。
参考图13至19，显示本发明半导体元件的制造方法的另一实施例的示意图。参考图13，提供一半导体基板10。该半导体基板10与图2的半导体基板10相同，其具有一第一表面101、一第二表面102、一孔洞103、至少一电性元件及一第一保护层12。该第一保护层12具有数个第一开口121。接着，形成一第一晶种层14于该第一保护层12上及其这些第一开口121内，以电性连接该电性元件(该导通柱11)。该第一晶种层14于这些第一开口121内形成杯状且定义出一容置空间。在本实施例中，该第一晶种层14包括一钛层及一铜层。
参考图14，形成一第一导电金属15于该第一晶种层14上，且位于这些第一开口121内。在本实施例中，该第一导电金属15为铜，且其填满该第一晶种层14的容置空间。
参考图15，移除位于该第一保护层12表面上的第一晶种层14及第一导电金属15。此步骤的移除方法与图6所示的移除方法相同。
参考图16，形成一第二保护层13于该第一保护层12上。该第二保护层13具有数个第二开口131，部分这些第二开口131显露该第一导电金属15。接着，形成一中间晶种层14a于该第二保护层13上，且位于这些第二开口131内，以电性连接该第一导电金属15。该中间晶种层14a于这些第二开口131内形成杯状且定义出一容置空间。接着，形成一第二导电金属15a于该中间晶种层14a上，且位于这些第二开口131内。在本实施例中，该第二导电金属15a为铜，且其填满该中间晶种层14a的容置空间。
参考图17，移除位于该第二保护层13表面上之中间晶种层14a及第二导电金属15a。此步骤的移除方法与图6所示的移除方法相同。
参考图18，形成一第三保护层16于该第二保护层13上。该第三保护层16具有数个第三开口16，以显露部分该第二导电金属15a。接着，数个第二晶种层17、数个球下金属层(UBM)19及数个导接元件21于这些第三开口161，以电性连接部分这些第二导电金属15a。
参考图19，进行切割工艺。在本实施例中，以激光22切割该第一保护层12、该第二保护层13及该第三保护层16以定义出数个切割道23。接着，再进行该半导体基板10的切割工艺，以制得数个半导体元件2，如图12所示。
参考图20，显示本发明半导体元件的另一实施例的示意图。本实施例的半导体元件3与图1的半导体元件1大致相同，其中相同的元件赋予相同的编号，且其差异如下所述。在本实施例中，该半导体元件3的半导体基板10的电性元件为焊垫104。
参考图21，显示本发明半导体元件的制造方法的另一实施例的示意图。如图所示，提供一半导体基板10。该半导体基板10与图2的半导体基板10大致相同，其差异仅在于该电性元件为焊垫104。接着，后续的工艺皆与图3至图11相同。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。

Claims (12)

1.一种半导体元件的制造方法，包括：
(a)提供一半导体基板，该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；
(b)形成一第二保护层于该第一保护层上，其中该第二保护层具有数个第二开口，部分所述第二开口显露所述第一开口；
(c)形成一第一晶种层于该第二保护层上，且位于所述第二开口及所述第一开口内；
(d)形成一第一导电金属于该第一晶种层上，且位于所述第二开口及所述第一开口内；
(e)移除位于该第二保护层上的第一晶种层及第一导电金属；
(f)形成一第三保护层于该第二保护层上，其中该第三保护层具有数个第三开口，以显露部分该第一导电金属；及
(g)形成数个导接元件于所述第三开口。
2.如权利要求1的制造方法，其中该步骤(c)的该第一晶种层包括一钛层及一铜层，该步骤(e)利用化学机械研磨移除该铜层及该第一导电金属，且以蚀刻方式移除该钛层。
3.如权利要求1的制造方法，其中该步骤(e)利用化学机械研磨移除该第一晶种层及该第一导电金属。
4.一种半导体元件的制造方法，包括：
(a)提供一半导体基板，该半导体基板具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；
(b)形成一第一晶种层于该第一保护层上及其所述第一开口内；
(c)形成一第一导电金属于该第一晶种层上，且位于所述第一开口内；
(d)移除位于该第一保护层上的第一晶种层及第一导电金属；
(e)形成一第二保护层于该第一保护层上，其中该第二保护层具有数个第二开口，部分所述第二开口显露该第一导电金属；
(f)形成一中间晶种层于该第二保护层上，且位于所述第二开口内；
(g)形成一第二导电金属于该中间晶种层上，且位于所述第二开口内；
(h)移除位于该第二保护层上的中间晶种层及第二导电金属；
(i)形成一第三保护层于该第二保护层上，其中该第三保护层具有数个第三开口，以显露部分该第二导电金属；及
(j)形成数个导接元件于所述第三开口。
5.如权利要求4的制造方法，其中该步骤(b)的该第一晶种层包括一钛层及一铜层，该步骤(d)利用化学机械研磨移除该铜层及该第一导电金属，且以蚀刻方式移除该钛层。
6.如权利要求4的制造方法，其中该步骤(d)利用化学机械研磨移除该第一晶种层及该第一导电金属。
7.一种半导体元件，包括：
一半导体基板，具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；
一第二保护层，位于该第一保护层上，且具有数个第二开口，部分所述第二开口连通所述第一开口；
一第一晶种层，位于所述第二开口及所述第一开口的一侧壁；
一第一导电金属，位于该第一晶种层上，且位于所述第二开口及所述第一开口内；
一第三保护层，位于该第二保护层上，且具有数个第三开口，所述第三开口的位置对应部分该第一导电金属；及
数个导接元件，位于所述第三开口。
8.如权利要求7的半导体元件，其中该至少一电性元件为至少一导通柱或至少一焊垫。
9.如权利要求7的半导体元件，其中该第一晶种层包括一钛层及一铜层。
10.如权利要求7的半导体元件，其中该第一晶种层为杯状而定义一容置空间，且该第一导电金属填满该容置空间。
11.一种半导体元件，包括：
一半导体基板，具有一第一表面、一第二表面、至少一电性元件及一第一保护层，其中该第一保护层邻接于该第一表面，且具有数个第一开口以显露该至少一电性元件；
一第一晶种层，位于所述第一开口的一侧壁；
一第一导电金属，位于该第一晶种层上，且位于所述第一开口内；
一第二保护层，位于该第一保护层上，其中该第二保护层具有数个第二开口，部分所述第二开口对应该第一导电金属；
一中间晶种层，位于所述第二开口的一侧壁内；
一第二导电金属，位于该中间晶种层上，且位于所述第二开口内；
一第三保护层，位于该第二保护层上，且具有数个第三开口，所述第三开口的位置对应部分该第二导电金属；及
数个导接元件，位于所述第三开口。
12.如权利要求11的半导体元件，其中该第一晶种层为杯状而定义一容置空间，且该第一导电金属填满该容置空间；该中间晶种层为杯状而定义一容置空间，且该第二导电金属填满该容置空间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108257918A (zh) * 2016-12-29 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221937A (zh) * 2007-01-03 2008-07-16 育霈科技股份有限公司 具有晶粒容纳通孔之晶圆级封装与其方法
US20090140394A1 (en) * 2007-11-29 2009-06-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Through Hole Vias in Die Extension Region Around Periphery of Die
CN101771010A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 半导体芯片的背面金属处理
CN101877336A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路结构与形成集成电路结构的方法
CN102169860A (zh) * 2011-01-31 2011-08-31 日月光半导体制造股份有限公司 具有被动组件结构的半导体结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221937A (zh) * 2007-01-03 2008-07-16 育霈科技股份有限公司 具有晶粒容纳通孔之晶圆级封装与其方法
US20090140394A1 (en) * 2007-11-29 2009-06-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Through Hole Vias in Die Extension Region Around Periphery of Die
CN101771010A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 半导体芯片的背面金属处理
CN101877336A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路结构与形成集成电路结构的方法
CN102169860A (zh) * 2011-01-31 2011-08-31 日月光半导体制造股份有限公司 具有被动组件结构的半导体结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108257918A (zh) * 2016-12-29 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108257918B (zh) * 2016-12-29 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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