CN104851800B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，在现有技术中的形成作为IO器件的栅极氧化层以及核心器件的伪栅极氧化层的第一氧化层的步骤之后，增加了去除第一氧化层位于核心区的部分并额外形成覆盖核心区与IO区的湿法刻蚀速率高于第一氧化层的第二氧化层的步骤，以第二氧化层位于核心区的部分作为核心器件的伪栅极氧化层，并在对第二氧化层进行去除时采用湿法刻蚀的方法；在一定程度上避免了现有技术中容易出现的多晶硅“脚印”、半导体衬底损失、层间介电层损失等问题，提高了半导体器件的性能和良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着工艺节点的不断减小，为减小等效氧化层厚度（EOT），往往需要采用后高k介电层后金属栅极（high-K/metal gate all last）工艺来完成半导体器件的制造。

在现有技术中，在半导体器件的制造过程中，核心器件（core device）的伪栅极氧化层通常采用热氧化法形成的氧化物层，例如：利用现场水汽生成(in-situ steamgeneration，ISSG)法形成的氧化物层，或利用快速加热氧化（Rapid Thermal Oxidation，RTO）法形成的氧化物层。为了减小在去除伪栅极氧化层的过程中造成的层间介电层（ILD）的损失，通常会将形成的伪栅极氧化层的厚度控制在比较薄的范围内（一般小于10），然而，这导致了在刻蚀形成伪栅极（一般为多晶硅）的过程中，很容易产生多晶硅“脚印”（“poly footing”）现象（即，在伪栅极周边形成多晶硅残留）和半导体衬底损失（“Siloss”）的问题（即，伪栅极附近的半导体衬底被刻蚀掉一部分）。

其中，多晶硅“脚印”现象，会造成在去除伪栅极（位于间隙壁下方的伪栅极周边的多晶硅残留也会一并被去除）之后，通过填充金属形成的金属栅极的底部的长度比沟道的中心区域长以及金属栅极的不均匀，这将导致器件性能的下降。而伪栅极附近的半导体衬底损失，将导致S/D区半导体的电阻（Rext）变大，进而导致器件性能大幅下降。

此外，在核心器件的伪栅极氧化层去除过程中，由于伪栅极氧化层通常采用热氧化法形成的氧化物，而采用热氧化法形成的氧化物一般由于刻蚀速率低不易被刻蚀去除，因此往往会对层间介电层（ILD）形成不当刻蚀，导致层间介电层（ILD）损失。如果ILD损失过大，将导致栅极金属在金属栅极的侧翼位置形成金属残留的问题以及金属栅极高度变低的问题。金属残留很可能导致金属栅极与源极或漏极桥接（bridge），导致器件性能下降或无法正常工作。而如果金属栅极高度过低，在进行CMP以形成金属栅极的过程中，CMP工艺将停止在器件的抬升的源漏极（例如：PMOS提升的SiGe）上，造成源极或漏极之上的金属硅化物的损失，这就导致源极或漏极与互连结构的接触电阻变大，造成器件性能大幅下降。

可见，现有技术中的核心器件的伪栅极氧化层的选择和工艺，由于容易造成多晶硅“脚印”、半导体衬底损失、层间介电层损失等问题，严重影响了半导体器件的性能和良率。因此，为解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，该方法包括：

步骤S101：提供包括核心区和IO区的半导体衬底，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第一氧化层；

步骤S102：去除所述第一氧化层位于所述核心区的部分，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第二氧化层，其中，所述第二氧化层的湿法刻蚀速率高于所述第一氧化层，所述第二氧化层位于所述核心区的部分为核心器件的伪栅极氧化层；

步骤S103：在所述半导体衬底上形成位于所述核心区的核心器件的伪栅极和位于所述IO区的IO器件的伪栅极以及覆盖所述半导体衬底的层间介电层；

步骤S104：去除所述核心器件的伪栅极以及所述IO器件的伪栅极；

步骤S105：通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分，或者，通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分以及位于所述IO器件的伪栅极下方的部分；

步骤S106：在所述核心器件的伪栅极原来的位置形成所述核心器件的金属栅极结构，在所述IO器件的伪栅极原来的位置形成所述IO器件的金属栅极结构。

可选地，在所述步骤S101中，形成所述第一氧化层的方法为热氧化法。其中，所述热氧化法包括：现场水汽生成法，或快速加热氧化法。

可选地，在所述步骤S102中，所述第二氧化层包括：化学气相沉积法形成的氧化物层、高温氧化物层或原子层沉积法形成的氧化物层。

可选地，在所述步骤S103中，在所述半导体衬底上形成位于所述核心区的核心器件的伪栅极和位于所述IO区的IO器件的伪栅极的方法包括：

步骤S10311：在所述半导体衬底上形成伪栅极材料层；

步骤S10312：对所述伪栅极材料层进行干法刻蚀以形成所述核心器件的伪栅极和所述IO器件的伪栅极，其中，在所述干法刻蚀的过程中所采用的电源为脉冲电源。

可选地，在所述步骤S103中，所述核心器件的伪栅极以及所述IO器件的伪栅极的材料为多晶硅。

可选地，在所述步骤S105中，所述去除第二氧化层位于所述核心器件的伪栅极下方的部分的方法包括：形成覆盖所述第二氧化层位于所述IO区之间的部分的光刻胶，使用湿法刻蚀的方法去除所述第二氧化层位于所述核心器件的伪栅极下方的部分，去除所述光刻胶。

可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056：在所半导体衬底上形成所述核心器件的界面层。

可选地，在所述步骤S103中还包括：形成位于所述核心器件的伪栅极的两侧的核心器件的间隙壁以及位于所述IO器件的伪栅极的两侧的IO器件的间隙壁的步骤，以及形成所述核心器件的主侧壁、源极和漏极以及所述IO器件的主侧壁、源极和漏极的步骤。

可选地，在所述步骤S103中还包括对所述核心器件和所述IO器件进行应力临近技术处理的步骤。

可选地，在所述步骤S103中还包括对所述核心器件以及所述IO器件进行Halo离子注入和LDD离子注入的步骤。

可选地，在所述步骤S106之后还包括步骤S107：

在所述核心器件的金属栅极结构、源极和漏极以及所述IO器件的金属栅极结构、源极和漏极之上形成金属硅化物。

本发明的半导体器件的制造方法，在现有技术中的形成作为IO器件的栅极氧化层以及核心器件的伪栅极氧化层的第一氧化层的步骤之后，增加了去除第一氧化层位于核心区的部分并额外形成覆盖核心区与IO区的湿法刻蚀速率高于第一氧化层的第二氧化层的步骤，以第二氧化层位于核心区的部分作为核心器件的伪栅极氧化层，并在对第二氧化层进行去除时采用湿法刻蚀的方法；在一定程度上避免了现有技术中容易出现的多晶硅“脚印”、半导体衬底损失、层间介电层损失等问题，提高了半导体器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A至图1H为本发明实施例一的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；

图2为本发明实施例一的一种半导体器件的制造方法的一种典型流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图1A至图1H以及图2来描述本发明实施例提出的一种半导体器件的制造方法。其中，图1A至图1H为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种典型流程图。

本发明实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供包括核心区和IO区（即输入输出区）的半导体衬底100，在所述半导体衬底100上形成覆盖所述核心区与所述IO区的第一氧化层101，如图1A所示。其中，第一氧化层101包括位于核心区的部分101A与位于IO区的部分101B。

其中，形成第一氧化层101的方法为热氧化法。所述热氧化法包括：现场水汽生成法(in-situ steam generation，ISSG)，或快速加热氧化法（Rapid Thermal Oxidation，RTO）等。也就是说，第一氧化物层101为热氧化法形成的氧化物层，包括利用现场水汽生成法形成的氧化物层，或利用快速加热氧化法形成的氧化物层。

步骤A2：去除第一氧化层101位于核心区的部分101A，在所述半导体衬底100上形成覆盖所述核心区与所述IO区第二氧化层102，如图1B所示。

其中，第二氧化层102包括位于核心区的部分102A与位于IO区的部分102B。第二氧化层位于IO区的部分102B，覆盖所述第一氧化层位于IO区的部分101B。

在本实施例中，第二氧化层102为化学气相沉积法形成的氧化物层（CVD Oxide）、高温氧化物层（HTO）或原子层沉积法形成的氧化物层（ALD Oxide）。其中，化学气相沉积法形成的氧化物层（CVD Oxide），可以为低温化学气相沉积法形成的氧化物层。

其中，在本实施例中，可以在后续步骤选用第一氧化层101位于IO区的部分101B与第二氧化层102位于IO区的部分102B作为IO器件的栅极氧化层，或者，选用第一氧化层101位于IO区的部分101B作为IO器件的栅极氧化层（在后续步骤需去除第二氧化层102位于IO区的部分）。第二氧化层102位于核心区的部分102A，作为核心器件的伪栅极氧化层。这与现有技术的半导体器件的制造方法显然不同，在现有技术中，一般并不包括步骤A2，选用第一氧化层101位于IO区的部分101B作为IO器件的栅极氧化层，第一氧化层101位于核心区的部分101A作为核心器件的伪栅极氧化层。

由于化学气相沉积法形成的氧化物层（CVD Oxide）、高温氧化物层（HTO）以及原子层沉积法形成的氧化物层（ALD Oxide）具有湿法刻蚀的刻蚀速率高于热氧化法形成的氧化物层（刻蚀条件相同的情况下）而干法刻蚀的刻蚀速率与热氧化法形成的氧化物层相接近的特点（刻蚀条件相同的情况下），因此，可以在拟快速去除氧化物层而尽量不对其他膜层造成影响时，选用湿法刻蚀的方法；而普通情况下，则可选用干法刻蚀的方法。基于此，我们可以提高核心区的伪栅极氧化层（即，第二氧化层102位于核心区的部分102A）的厚度，以改善在伪栅极图形化的过程中容易出现的多晶硅脚印现象以及半导体衬底的损失（被不当刻蚀所致）问题。因此，优选地，在本实施例中，核心区的伪栅极氧化层的厚度大于现有技术中的伪氧化层。当然，由于伪栅极氧化层的厚度增加，会增大在去除伪栅极氧化层过程中造成层间介电层损失的概率，因此，需适当平衡伪栅极氧化层厚度增加与层间介电层损失的关系。

当然，第二氧化层102还可以采取其他合适的物质，只需保证第二氧化层102的湿法刻蚀速率高于第一氧化层101的湿法刻蚀速率（刻蚀条件相同的情况下）、干法刻蚀速率与第一氧化层101的干法刻蚀速率相同或相近（刻蚀条件相同的情况下）即可。

步骤A3：在半导体衬底100上形成位于所述核心区的核心器件的伪栅极103A和位于所述IO区的IO器件的伪栅极103B，并形成位于所述核心器件的伪栅极103A的两侧的核心器件的间隙壁104A以及位于所述IO器件的伪栅极103B的两侧的IO器件的间隙壁104B，如图1C所示。

示例性地，形成位于所述核心区的核心器件的伪栅极103A和位于所述IO区的IO器件的伪栅极103B的方法包括如下步骤：

步骤A3101：在半导体衬底上形成伪栅极材料层（例如：多晶硅层）；

步骤A3102：使用干法刻蚀对所述伪栅极材料层进行刻蚀，以形成位于核心区的伪栅极103A和位于IO区的伪栅极103B。其中，在所述干法刻蚀的过程中，所采用的电源优选为脉冲电源。与此不同的是，在现有技术中，在使用干法刻蚀对多晶硅层进行刻蚀以形成位于核心区的伪栅极103A和位于IO区的伪栅极103B（即，对伪栅极进行图案化）的过程中，干法刻蚀通常采用连续电源。

由于第二氧化层102位于核心区的部分102A的厚度比现有技术中厚，因此，可以在一定程度上改善在伪栅极图形化的过程中容易出现的多晶硅脚印现象以及半导体衬底的损失（被不当刻蚀所致）问题。

此外，本实施例在对多晶硅进行干法刻蚀时采用脉冲电源，可以进一步改善半导体衬底的不当刻蚀现象以及多晶硅“脚印”现象。如图1C所示意，经过步骤A3，没有出现伪栅极103A和103B附近的半导体衬底100的损失，也没用出现多晶硅“脚印”现象。因此，不会导致S/D区半导体的电阻（Rext）变大，进而导致器件性能大幅下降的问题，也不会出现后续形成的金属栅极的底部的长度比沟道的中心区域长以及金属栅极的不均匀，这将导致器件性能的下降的问题。

在本步骤中，还可以包括进行Halo离子注入的步骤和/或LDD离子注入的步骤。其中，Halo一般在LDD注入时一起使用，以调节Vt及防止S/D的穿通。

步骤A4：在所述半导体衬底100上形成所述核心器件的主侧壁、源极和漏极以及所述IO器件的主侧壁、源极和漏极，并形成覆盖所述半导体衬底100的层间介电层105，如图1D所示。

其中，核心器件和IO器件均可以为PMOS或NMOS；对于NMOS，本步骤还可以在形成主侧壁之前形成∑形的嵌入式锗硅层，以提高载流子迁移率；对于PMOS，本步骤还可以在形成主侧壁之前形成U形的嵌入式碳硅层，以提高载流子迁移率。

此外，本步骤还可以在形成源极和漏极之后，对核心器件和IO器件进行应力临近技术（SPT）工艺处理，以提高半导体器件的性能。

其中，形成源极和漏极的步骤，可以为离子注入或其他合适的方法。形成层间介电层的方法，一般为：在半导体衬底100上形成层间介电材料并进行CMP。

步骤A5：去除位于核心区的核心器件的伪栅极103A和位于IO区的IO器件的伪栅极103B，如图1E所示。

其中，去除伪栅极103A和伪栅极103B的方法，可以为干法刻蚀或湿法刻蚀，此处并不进行限定。

由于伪栅极103A和103B不存在多晶硅“脚印”现象，在去除伪栅极103A和伪栅极103B之后，间隙壁104A之间的沟槽与间隙壁104B之间的沟槽都是良好的垂直形貌（如图1E所示），因此，后续形成的金属栅极结构将具有良好的形貌，进而提高半导体器件的性能。

步骤A6：去除第二氧化层102位于所述核心器件的间隙壁104A之间的部分，如图1F所示。

在本步骤中，在去除第二氧化层102位于核心器件的间隙壁104A之间的部分的同时，也可以去除第二氧化层位于IO器件的间隙壁104B之间的部分。

其中，如果仅去除第二氧化层102位于间隙壁104A之间的部分，则IO器件的栅极氧化层包括第一氧化层101位于IO区的部分和第二氧化层位于IO区的部分。本步骤可以采用如下方法实现：

形成覆盖第二氧化层位于IO器件的间隙壁104B之间的部分的光刻胶，使用湿法刻蚀去除第二氧化层102位于间隙壁104A之间的部分，去除所述光刻胶。

如果在去除第二氧化层102位于间隙壁104A之间的部分的同时去除第二氧化层位于间隙壁104B之间的部分，则IO器件的栅极氧化层包括第一氧化层101位于IO区的部分。本步骤的实现方法可以为：直接通过湿法刻蚀对第二氧化层102位于间隙壁104A之间的部分以及位于间隙壁104B之间的部分进行去除即可。

关于是否去除第二氧化层102位于IO区的间隙壁104B之间的部分，即，IO器件的栅极氧化层是否包括第二氧化层102，可以根据IO器件对静电以及可靠性的要求进行设计，此处并不进行赘述。

由于第二氧化层102为化学气相沉积法形成的氧化物层（CVDOxide）、高温氧化物层（HTO）或原子层沉积法形成的氧化物层（ALDOxide），在进行湿法刻蚀时，它们的刻蚀速率高于热氧化法形成的氧化物层的刻蚀速率（大约高10倍左右），因此，在去除第二氧化物层102位于间隙壁104A之间的部分以及去除第二氧化物层102位于间隙壁104A之间的部分与间隙壁104B之间的部分时，很容易将其去除而不会对层间介电层105造成损害。例如，图1F示意了使用湿法刻蚀去除第二氧化物层102位于间隙壁104A之间的部分之后的图形，显然未对层间介电层105造成损害。而未造成层间介电层105损失，则可以避免现有技术中的栅极金属在金属栅极的侧翼位置形成金属残留的问题以及金属栅极高度变低的问题，以及由此进一步引发的其他问题。

本领域的技术人员可以理解，当通过其他方式可以控制良率时，也可以采用干法刻蚀或其他方法去除第二氧化层102位于核心区的间隙壁104A之间的部分和第二氧化层102位于IO区的间隙壁104B之间的部分。

步骤A7：在所半导体衬底100上形成位于所述核心器件的间隙壁104A之间的界面层106，如图1G所示。

其中，界面层106为氧化物层，形成界面层106的方法，可以为化学氧化法或其他合适的方法。

步骤A8：在所半导体衬底100上形成位于所述核心器件的间隙壁104A之间的所述核心器件的金属栅极结构107A以及位于所述IO器件的间隙壁104B之间的所述IO器件的金属栅极结构107B，如图1H所示。

其中，金属栅极结构107A和金属栅极结构107B一般均包括高k介电层和金属栅极。当然，金属栅极结构107A和金属栅极结构107B还可以包括其他结构，此处并不进行限定。

此外，在步骤A8之后，还可以包括在所述核心器件的金属栅极结构、源极和漏极以及所述IO器件的金属栅极结构、源极和漏极之上形成金属硅化物的步骤。

至此，完成了本发明实施例的一种半导体器件的制造方法的关键步骤的介绍。接下来可以参照现有技术中的工艺流程来完成整个半导体器件的制造，关于后续步骤，此处不再赘述。

在本实施例中，采用化学气相沉积法形成的氧化物层（CVDOxide）、高温氧化物层（HTO）或原子层沉积法形成的氧化物层（ALDOxide）作为核心器件的伪栅极氧化层102A（步骤A2），可以在一定程度上改善在伪栅极图形化的过程中容易出现的多晶硅脚印现象以及半导体衬底损失的问题，而在去除核心器件的伪栅极氧化层102A时采用湿法刻蚀的方法（步骤A6），可以避免对层间介电层105造成损害，因此，提高了最终制得的半导体器件的性能和良率。也就是说，本发明实施例通过对核心器件的伪栅极氧化层的材料以及去除工艺进行选择，在一定程度上避免了现有技术中容易出现的多晶硅“脚印”、半导体衬底损失、层间介电层损失等问题，提高了半导体器件的性能和良率。

也就是说，本发明实施例的半导体器件的制造方法，在现有技术中的形成作为IO器件的栅极氧化层以及核心器件的伪栅极氧化层的第一氧化层的步骤之后，增加了去除第一氧化层位于核心区的部分并额外形成覆盖核心区与IO区的湿法刻蚀速率高于第一氧化层的第二氧化层的步骤，以第二氧化层位于核心区的部分作为核心器件的伪栅极氧化层，并在对第二氧化层进行去除时采用湿法刻蚀的方法；在一定程度上避免了现有技术中容易出现的多晶硅“脚印”、半导体衬底损失、层间介电层损失等问题，提高了半导体器件的性能和良率。

图2示出了本发明提出的一种半导体器件的制造方法的一种示意性流程图，具体包括：

步骤S101：提供包括核心区和IO区的半导体衬底，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第一氧化层；

步骤S102：去除所述第一氧化层位于所述核心区的部分，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第二氧化层，其中，所述第二氧化层的湿法刻蚀速率高于所述第一氧化层，所述第二氧化层位于所述核心区的部分为核心器件的伪栅极氧化层；

步骤S103：在所述半导体衬底上形成位于所述核心区的核心器件的伪栅极和位于所述IO区的IO器件的伪栅极以及覆盖所述半导体衬底的层间介电层；

步骤S104：去除所述核心器件的伪栅极以及所述IO器件的伪栅极；

步骤S105：通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分，或者，通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分以及位于所述IO器件的伪栅极下方的部分；

步骤S106：在所述核心器件的伪栅极原来的位置形成所述核心器件的金属栅极结构，在所述IO器件的伪栅极原来的位置形成所述IO器件的金属栅极结构。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供包括核心区和IO区的半导体衬底，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第一氧化层；

步骤S102：去除所述第一氧化层位于所述核心区的部分，在所述半导体衬底上形成覆盖所述核心区与所述IO区的第二氧化层，其中，所述第二氧化层的湿法刻蚀速率高于所述第一氧化层，所述第二氧化层位于所述核心区的部分为核心器件的伪栅极氧化层；

步骤S103：在所述半导体衬底上形成位于所述核心区的核心器件的伪栅极和位于所述IO区的IO器件的伪栅极以及覆盖所述半导体衬底的层间介电层；

步骤S104：去除所述核心器件的伪栅极以及所述IO器件的伪栅极；

步骤S105：通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分，或者，通过湿法刻蚀去除所述第二氧化层位于所述核心器件的伪栅极下方的部分以及位于所述IO器件的伪栅极下方的部分；

步骤S106：在所述核心器件的伪栅极原来的位置形成所述核心器件的金属栅极结构，在所述IO器件的伪栅极原来的位置形成所述IO器件的金属栅极结构。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成所述第一氧化层的方法为热氧化法。

3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述热氧化法包括：现场水汽生成法，或快速加热氧化法。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第二氧化层包括：化学气相沉积法形成的氧化物层、高温氧化物层或原子层沉积法形成的氧化物层。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述半导体衬底上形成位于所述核心区的核心器件的伪栅极和位于所述IO区的IO器件的伪栅极的方法包括：

步骤S10311：在所述半导体衬底上形成伪栅极材料层；

步骤S10312：对所述伪栅极材料层进行干法刻蚀以形成所述核心器件的伪栅极和所述IO器件的伪栅极，其中，在所述干法刻蚀的过程中所采用的电源为脉冲电源。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述核心器件的伪栅极以及所述IO器件的伪栅极的材料为多晶硅。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述去除第二氧化层位于所述核心器件的伪栅极下方的部分的方法包括：形成覆盖所述第二氧化层位于所述IO区部分的光刻胶，使用湿法刻蚀的方法去除所述第二氧化层位于所述核心器件的伪栅极下方的部分，去除所述光刻胶。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括步骤S1056：在所半导体衬底上形成所述核心器件的界面层。

9.如权利要求1至8任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S103中还包括：形成位于所述核心器件的伪栅极的两侧的核心器件的间隙壁以及位于所述IO器件的伪栅极的两侧的IO器件的间隙壁的步骤，以及形成所述核心器件的主侧壁、源极和漏极以及所述IO器件的主侧壁、源极和漏极的步骤。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S103中还包括对所述核心器件和所述IO器件进行应力临近技术处理的步骤。

11.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S103中还包括对所述核心器件以及所述IO器件进行Halo离子注入和LDD离子注入的步骤。

12.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：

在所述核心器件的金属栅极结构、源极和漏极以及所述IO器件的金属栅极结构、源极和漏极之上形成金属硅化物。