CN106257620B - 一种半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上形成有伪栅极结构；在半导体衬底上形成层间介电层，以填充伪栅极结构之间的间隙；去除伪栅极结构，形成沟槽；实施第一预处理，以改善沟槽的侧壁和底部表面状况；在沟槽底部形成界面层，并实施第二预处理，以改善界面层的表面特性；在沟槽的侧壁和界面层的顶部形成高k介电层；在高k介电层上形成覆盖层，其中，形成覆盖层之前，还包括实施第三预处理的步骤，以提升高k介电层的质量，形成覆盖层之后，还包括实施第四预处理的步骤，将氧驱入高k介电层中以减少氧空位缺陷。根据本发明，可以明显改善形成的界面层和高k介电层的质量，提升器件的可靠性。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅极工艺。对于具有较小数值工艺节点的CMOS而言，所述高k-金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积阻挡层(barrier layer)、功函数金属层(workfunction metal layer)和浸润层(wetting layer)；进行金属栅极材料(通常为铝)的填充。后者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、阻挡层、功函数金属层、和浸润层；进行金属栅极材料(通常为铝)的填充。随着半导体器件特征尺寸的不断缩减，实施后高k介电层后金属栅极工艺时，在去除牺牲介电层和牺牲栅极材料层之后进行金属栅极材料的填充之前，需要依次沉积界面层、高k介电层、覆盖层、阻挡层、功函数金属层和浸润层，所述沉积的工艺窗口受到伪栅极结构特征尺寸的极大限制，同时，为了降低热预算，形成的界面层的质量难以保证，高k介电层也不能均一地生长在界面层上，进而造成器件可靠性(诸如经时介电击穿、负偏压温度不稳定性、正偏压温度不稳定性等)的下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；去除所述伪栅极结构，形成沟槽；实施第一预处理，以改善所述沟槽的侧壁和底部表面状况；在所述沟槽底部形成界面层，并实施第二预处理，以改善所述界面层的表面特性；在所述沟槽的侧壁和所述界面层的顶部形成高k介电层；在所述高k介电层上形成覆盖层。
在一个示例中，所述第一预处理为高温退火处理，温度低于900℃，采用在N2、NH3或N2/H2氛围下进行的激光退火。
在一个示例中，所述第二预处理为在H2/H2O/OH氛围下进行的等离子体处理，温度为25℃-500℃，压力为3Torr-5Torr，等离子体流量为100sccm-1000sccm，功率为50W-200W。
在一个示例中，形成所述覆盖层之前，还包括实施第三预处理的步骤，以提升所述高k介电层的质量。
在一个示例中，形成所述覆盖层之后，还包括实施第四预处理的步骤，将氧驱入所述高k介电层中以减少氧空位缺陷。
在一个示例中，所述第三预处理和所述第四预处理为在氧气氛围下进行的等离子体处理、高温退火处理或者氧离子注入处理。
在一个示例中，所述等离子体处理的压力为2mTorr-5mTorr，功率为50W-1000W。
在一个示例中，所述高温退火处理在O2/N2氛围下进行，O2和N2的比例为3:17-1:19，温度低于900℃，压力小于5Torr。
在一个示例中，所述氧离子注入处理的能量小于2keV，剂量大于1.0×e14atoms/cm3。
在一个示例中，实施所述等离子体处理或者所述氧离子注入处理之前，需要在氮气氛围下执行激光退火处理，温度不高于1000℃。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以明显改善形成的所述界面层和高k介电层的质量，提升器件的可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。
在侧壁结构103两侧的半导体衬底100中形成有源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成有嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在嵌入式碳硅层和嵌入式锗硅层的顶部形成有自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底100上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。
接下来，在半导体衬底100上形成层间介电层105，覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层104和层间介电层105，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，采用化学气相沉积工艺形成层间介电层105，其中，接触孔蚀刻停止层104的材料可选择氮化硅(SiN)，层间介电层105的材料可选择氧化物。
接着，如图1B所示，去除伪栅极结构102，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层102b和牺牲栅介电层102a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接下来，实施第一预处理110，以改善沟槽的侧壁和底部表面状况。作为示例，在本实施例中，第一预处理110为高温退火处理，温度低于900℃，采用在N2、NH3或N2/H2氛围下进行的激光退火。
接着，如图1C所示，在沟槽的底部形成界面层106。界面层106的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层106的作用是改善后续形成的高k介电层与半导体衬底100之间的界面特性。
接下来，实施第二预处理111，以改善界面层106的表面特性。第二预处理111在界面层106的表面形成氢氧键(-OH)，这有助于在界面层106上形成具有良好共形性的高k介电层。作为示例，在本实施例中，第二预处理111为在H2/H2O/OH氛围下进行的等离子体处理，温度为25℃-500℃，压力为3Torr-5Torr，等离子体流量为100sccm-1000sccm，功率为50W-200W。
接着，如图1D所示，在沟槽的侧壁和界面层106的顶部形成高k介电层107。高k介电层107的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。
接下来，实施第三预处理112，以提升高k介电层107的质量。作为示例，在本实施例中，第三预处理112为在氧气氛围下进行的等离子体处理、高温退火处理或者氧离子注入处理。所述等离子体处理的压力为2mTorr-5mTorr，功率为50W-1000W。所述高温退火处理在O2/N2氛围下进行，O2和N2的比例为3:17-1:19，温度低于900℃，压力小于5Torr。所述氧离子注入处理的能量小于2keV，剂量大于1.0×e14atoms/cm3。实施所述等离子体处理或者所述氧离子注入处理之前，需要在氮气氛围下执行激光退火处理，温度不高于1000℃。
接着，如图1E所示，在高k介电层107上形成覆盖层108。覆盖层108的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。
接下来，实施第四预处理113，将氧驱入高k介电层107中以减少氧空位缺陷。作为示例，在本实施例中，第四预处理113为在氧气氛围下进行的等离子体处理、高温退火处理或者氧离子注入处理。所述等离子体处理的压力为2mTorr-5mTorr，功率为50W-1000W。所述高温退火处理在O2/N2氛围下进行，O2和N2的比例为3:17-1:19，温度低于900℃，压力小于5Torr。所述氧离子注入处理的能量小于2keV，剂量大于1.0×e14atoms/cm3。实施所述等离子体处理或者所述氧离子注入处理之前，需要在氮气氛围下执行激光退火处理，温度不高于1000℃。
第三预处理112和第四预处理113是可选步骤，根据需要可以选择只执行第三预处理112、只执行第四预处理113或者依次执行第三预处理112和第四预处理113。上述四次预处理过程也适用于先高k介电层后金属栅极工艺。
接着，如图1F所示，在PMOS区形成第一金属栅极结构109，并在NMOS区形成第二金属栅极结构114。作为示例，第一金属栅极结构109包括自下而上层叠的阻挡层、第一功函数设定金属层、浸润层和金属栅极材料层。阻挡层的材料包括氮化钽，形成阻挡层的作用是防止第一金属栅极结构中的金属材料向高k介电层107的扩散。第一功函数设定金属层包括一层或多层金属或金属化合物，对于第一金属栅极结构109而言，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。浸润层的材料包括钛或钛铝合金，形成浸润层的作用是改善第一功函数设定金属层和金属栅极材料层之间的界面特性。金属栅极材料层的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。第二金属栅极结构114包括自下而上层叠的阻挡层、第二功函数设定金属层、浸润层和金属栅极材料层。阻挡层的材料包括氮化钽，形成阻挡层的作用是防止第二金属栅极结构中的金属材料向高k介电层107的扩散。第二功函数设定金属层包括一层或多层金属或金属化合物，对于第二金属栅极结构114而言，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。浸润层的材料包括钛或钛铝合金，形成浸润层的作用是改善第二功函数设定金属层和金属栅极材料层之间的界面特性。金属栅极材料层的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以明显改善形成的界面层106和高k介电层107的质量，提升器件的可靠性。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；
在步骤202中，在半导体衬底上形成层间介电层，以填充伪栅极结构之间的间隙；
在步骤203中，去除伪栅极结构，形成沟槽；
在步骤204中，实施第一预处理，以改善沟槽的侧壁和底部表面状况；
在步骤205中，在沟槽底部形成界面层，并实施第二预处理，以改善界面层的表面特性；
在步骤206中，在沟槽的侧壁和界面层的顶部形成高k介电层，并实施第三预处理，以提升高k介电层的质量；
在步骤207中，在高k介电层上形成覆盖层，并实施第四预处理，将氧驱入高k介电层中以减少氧空位缺陷。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在层间介电层105上形成另一层间介电层，覆盖第一金属栅极结构109和第二金属栅极材料层114的顶部；在所述层间介电层中形成接触孔，露出第一金属栅极结构109和第二金属栅极材料层114的顶部以及形成于半导体衬底100中的源/漏区的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；
在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；
去除所述伪栅极结构，形成沟槽；
实施第一预处理，以改善所述沟槽的侧壁和底部表面状况；
在所述沟槽底部形成界面层，并实施第二预处理，所述第二预处理为在H2/H2O/OH氛围下进行的等离子体处理，以改善所述界面层的表面特性；
在所述沟槽的侧壁和所述界面层的顶部形成高k介电层；
在所述高k介电层上形成覆盖层。
2.根据权利要求1所述的方法，其特征在于，所述第一预处理为高温退火处理，温度低于900℃，采用在N2、NH3或N2/H2氛围下进行的激光退火。
3.根据权利要求1所述的方法，其特征在于，所述第二预处理温度为25℃-500℃，压力为3Torr-5Torr，等离子体流量为100sccm-1000sccm，功率为50W-200W。
4.根据权利要求1所述的方法，其特征在于，形成所述覆盖层之前，还包括实施第三预处理的步骤，以提升所述高k介电层的质量。
5.根据权利要求1或4所述的方法，其特征在于，形成所述覆盖层之后，还包括实施第四预处理的步骤，将氧驱入所述高k介电层中以减少氧空位缺陷。
6.根据权利要求4所述的方法，其特征在于，所述第三预处理为在氧气氛围下进行的等离子体处理、高温退火处理或者氧离子注入处理。
7.根据权利要求5所述的方法，其特征在于，所述第四预处理为在氧气氛围下进行的等离子体处理、高温退火处理或者氧离子注入处理。
8.根据权利要求6或7所述的方法，其特征在于，所述等离子体处理的压力为2mTorr-5mTorr，功率为50W-1000W。
9.根据权利要求6或7所述的方法，其特征在于，所述高温退火处理在O2/N2氛围下进行，O2和N2的比例为3:17-1:19，温度低于900℃，压力小于5Torr。
10.根据权利要求6或7所述的方法，其特征在于，所述氧离子注入处理的能量小于2keV，剂量大于1.0×e14atoms/cm3。
11.根据权利要求6或7所述的方法，其特征在于，实施所述等离子体处理或者所述氧离子注入处理之前，需要在氮气氛围下执行激光退火处理，温度不高于1000℃。
12.一种采用权利要求1-11之一所述的方法制造的半导体器件。
13.一种电子装置，所述电子装置包括权利要求12所述的半导体器件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |