KR100585161B1 - 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자 - Google Patents

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Abstract

다중채널 트랜지스터(multi-channel transistor) 소자 제조 방법 및 이에 의한 소자를 제시한다. 본 발명에 따르면, 반도체 기판 상에 액티브 영역(active region)을 설정하되 액티브 영역의 측벽의 상측부를 일부 노출하는 소자분리층을 형성하고, 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시킨다. 액티브 영역의 일부를 선택적으로 식각하여 액티브 확장부의 일부로 설정되는 제1채널바들을 분리시키고, 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바를 설정하고, 제2채널바의 측면 일부 및 제1채널바의 하면이 적어도 노출되게 소자분리층의 일부를 선택적으로 제거한다. 채널바들 상에 게이트 유전층을 개재하여 게이트를 형성한다. 액티브 확장부의 게이트에 인근하는 영역에 소스/드레인 영역을 형성하여 다중채널 트랜지스터 구조를 형성한다.
다중채널 트랜지스터, SEG, FinFET, 채널, 산화물 정션

Description

다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자{Manufacturing method and device of multi-channel transistor}
도 1a, 도 1b 및 도 1c는 본 발명의 실시예에 따른 반도체 기판에 소자분리를 위한 트렌치(trench)를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 2a, 도 2b 및 도 2c는 본 발명의 실시예에 따른 액티브 영역(active region)을 내측 방향으로 리세스(recess)시키는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 액티브 영역 측부에 스페이서(spacer)를 부착하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 4a, 도 4b 및 도 4c는 본 발명의 실시예에 따른 트렌치를 채우는 제1소자분리층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 5a, 도 5b 및 도 5c는 본 발명의 실시예에 따른 액티브 확장부를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 6a, 도 6b 및 도 6c는 본 발명의 실시예에 따른 액티브 확장부를 격리시 키는 제2소자분리층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 7a, 도 7b 및 도 7c는 본 발명의 실시예에 따른 더미 게이트 패턴(dummy gate pattern)을 이용하여 액티브 마스크 제2패턴(second pattern of active mask)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 식각 마스크를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 액티브 마스크 제2패턴을 제거하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 액티브 영역으로부터 액티브 확장부를 부분적으로 분리하는 분리홈(groove for separation)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 11a, 도 11b 및 도 11c는 본 발명의 실시예에 따른 식각 마스크를 제거하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 12는 본 발명의 실시예에 따른 액티브 패턴(active pattern)을 설명하기 위해서 개략적으로 도시한 사시도이다.
도 13a 및 도 13b는 본 발명의 실시예에 따른 게이트를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 14a는 본 발명의 실시예에 따른 액티브 확장부 내에 소스/드레인 (source/drain) 영역을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 14b는 본 발명의 실시예에 따른 하측의 채널바(channel bar)의 높이 수준에 다다르는 소스/드레인 영역을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예에 따른 게이트 역패턴 마스크(mask of revers gate pattern)를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도 및 단면도들이다.
도 16a, 도 16b 및 도 16c는 본 발명의 실시예에 따른 상측의 채널바들의 둘레를 전부 노출하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
도 17a, 17b 및 17c는 본 발명의 실시예에 따른 상측의 채널바들을 둘러싸는 게이트를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도, 단면도들 및 사시도이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 다중채널 트랜지스터(multi-channel transistor) 소자 제조 방법 및 이에 의한 소자에 관한 것이다.
반도체 소자, 특히, 메모리(memory) 소자가 고집적화되고 디자인 룰(design rule)이 급격히 감소됨에 따라, 소자 형성을 위한 액티브 영역(active region)의 면적이 크게 감소되고 있다. 액티브 영역의 면적이 급격히 감소됨에 따라, 이러한 액티브 영역 상에 구비되는 트랜지스터(transistor)의 유효 채널 길이 또는 폭을 충분히 확보하기가 매우 어려워지고 있다.
MOSFET과 같은 트랜지스터의 채널 길이가 감소되면, 단채널 효과(short channel effect)가 우세해져 트랜지스터의 특성에 큰 악영향을 당연히 미치게 된다. 액티브 영역의 감소는 트랜지스터의 게이트 길이를 감소시켜 펀치 쓰루(punch through)에 의한 트랜지스터의 특성 열화를 유발하게 된다. 또한 트랜지스터의 폭 감소로 폭에 비례하고 길이에 역비례하는 전류 용량(current capability: Id ∝ W/L)이 줄어들기 때문에 소자의 전류 특성 열화를 유발하게 된다. 이에 따라, 트랜지스터의 유효 채널 길이를 제한된 좁은 활성 영역 내에서 보다 효과적으로 충분히 확보하고자 하는 제안들이 많이 제시되고 있다.
이러한 제안들 중 예컨대 다중채널을 갖는 MOSFET는 다수 개의 채널들을 바(bar) 형태로 구비하는 트랜지스터로서 제시되고 있다. 이러한 다중채널 트랜지스터의 기본적인 구조들은 다양한 형태로 제시되고 있으나, 여전히 많은 해결해야할 문제점들이 또한 고려되고 있다.
한편, 셀 트랜지스터의 소스/드레인(source/drain) 영역에 형성되는 P-N 정션(junction)에 의한 누설 전류(leakage current) 특성 또한 반도체 소자의 디자인 룰 감소에 따라 극복해야될 주요한 문제로 인식되고 있다. 누설 전류는 DRAM(Dynamic Random Access Memory)의 특성, 특히 리프레시(refresh) 특성 열화에 직접적인 영향을 미치는 결정적인 중요한 요인으로 알려져 있다. 이러한 누설 전류 문제를 해결하기 위해 제시되고 있는 방안의 일례로 셀(cell) 영역의 액티브 영역 아래에 산화물 정션(oxide junction)을 위치시키는 소자 구조 등이 제시되고 있다.
이와 같이 가능성 있는 소자 구조 및 이를 형성하는 방법들이 제시되고 있으나, 새로운 구조의 메모리 셀 트랜지스터 구조 및 이를 효과적으로 형성하고자 하는 방법에 대한 연구는 계속적으로 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 디자인 룰의 급격한 감소에 수반되는 트랜지스터의 채널 길이 확보 및 전류량, 리프레시 문제들을 해소할 수 있는 다중채널 트랜지스터 제조 방법 및 이에 의한 소자를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 액티브 영역(active region)을 설정하되 상기 액티브 영역의 측벽의 상측부를 일부 노출하는 제1소자분리층을 형성하는 단계와, 상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계와, 상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 상기 제1소자분리층 상에 형성하는 단계와, 상기 액티브 영역의 일부를 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 제1채널바들을 상기 액티브 영역으로부터 분리하는 단계, 상기 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바의 측면 일부가 노출되고 상 기 제1채널바의 하면이 적어도 노출되게 상기 제1채널바의 하면 및 상기 제2채널바의 측면에 접촉하는 상기 제1소자분리층의 일부를 선택적으로 제거하는 단계와, 상기 제1채널바의 노출된 표면 및 상기 제2채널바의 노출된 표면 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 게이트를 형성하는 단계, 및 상기 액티브 확장부의 상기 게이트에 인근하는 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 다중채널 트랜지스터 소자 제조 방법을 제시한다.
이러한 다중채널 트랜지스터 소자 제조 방법에 의해서 제조된 소자는, 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들, 상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들 사이에서 상호 간에 이격된 두 액티브 확장부들, 상기 두 액티브 확장부의 상기 두 액티브 영역들 사이를 연결하는 부분으로 설정되는 채널바들 상에 게이트 유전층을 사이에 두고 형성된 게이트, 상기 게이트에 인근하는 상기 액티브 확장부들의 영역에 형성된 소스/드레인 영역(source/drain region), 및 상기 액티브 확장부의 상기 소스/드레인 영역이 형성된 부분의 하면 및 바깥 측면에 적어도 접촉하는 소자분리층을 포함하는 다중채널 트랜지스터 소자일 수 있다.
여기서, 상기 소자는 상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 형태로 설정되는 제2채널바를 더 포함하여 구성될 수 있다.
본 발명에 따르면, 디자인 룰의 급격한 감소에 수반되는 트랜지스터의 채널 길이 확보 및 전류량, 리프레시 문제들을 해소할 수 있는 다중채널 트랜지스터 제조 방법 및 이에 의한 소자를 제공할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 메모리(memory) 반도체 소자의 집적화 및 디자인 룰 감소에 따른 메모리 셀 트랜지스터의 전류량 및 리프레시 문제들을 해결하기 위한 방안을 제시한다. 본 발명의 실시예는 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth) 및 액티브 영역을 위한 마스크(mask)를 이용한 선택적 식각 과정을 이용하여 적어도 2개 또는 그 이상 다수 개의 채널을 위한 바(bar)들, 즉, 채널바들을 형성하는 기술을 제시한다.
먼저, 액티브 영역을 설정하는 필드 영역(field region)을 설정하고, 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정에 따른 갭-필(gap-fill) 과정을 수행한다. 연후에, 액티브 영역의 상부 측면(top side-wall)을 선택적으로 노출시키고, 이 부분에 SEG 방식을 이용하여 액티브를 추가적으로 형성함으로서 액티브의 상부 영역을 확장시킨다.
이에 따라, 후속의 SAC 콘택(contact) 면적의 증가 효과를 얻을 수 있다. 또 한, 액티브 영역의 마스크를 이용하여 선택적 식각 과정을 수행함으로써, 이러한 SEG 성장된 부분의 측면 또는/ 및 하면의 표면을 부분적으로 또는 완전히 노출시킬 수 있다. 이에 따라, 이러한 SEG 성장된 부분을 다중 채널 트랜지스터 구조 또는 다중 채널 핀(fin) 구조에서의 다중 채널이 구현될 채널바들로 이용할 수 있다. 이에 따라, 셀 트랜지스터의 전류 용량(cell Tr current capability)을 높일 수 있다.
또한, 확장된 액티브 영역 하부에 스페이서(spacer)를 도입함으로써, STI를 구현하기 위해 트렌치(trench)에 절연물을 채울 때 보이드(void)가 발생되는 것을 배제할 수 있다. 그리고, 액티브 영역 하단에 산화물 또는 절연물 정션(oxide junction)을 위치시킬 수 있어, 자기 설정된 정션 형태의 PI-FET(self-defined junction Partial-Insulated FET)를 구성할 수 있다. 이에 따라, 정션 누설(junction leakage)을 억제할 수 있고, 정션 누설 성분 감소에 따른 리프레시 특성 개선 효과를 구현할 수 있다.
도 1a 내지 도 11c는 본 발명의 실시예에 따른 트랜지스터의 다중 채널을 위한 채널바들을 형성하는 과정을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1a, 도 1b 및 도 1c는 반도체 기판(100)에 소자분리를 위한 트렌치(151)를 형성하는 단계를 개략적으로 보여준다. 도 1a는 트렌치(151)를 위한 마스크(200), 즉, 액티브 영역(101)을 설정하기 위한 액티브 마스크(200)를 개략적으로 보여주는 평면도이고, 도 1b는 도 1a의 절단선 1-1', 2-2', 3-3' 및 4-4'를 따르는 단면을 보여주는 단면도이고, 도 1c는 액티브 영역(101)을 중심으로 도시한 사시도 이다.
도 1a, 도 1b 및 도 1c를 함께 참조하면, 예컨대 실리콘 반도체 기판(100)에 필드 영역을 노출하고 액티브 영역(101)을 선택적으로 가리는 액티브 마스크(200)를 형성한다. 이러한 액티브 마스크(200)는 반도체 기판(100)을 구성하는 실리콘과 식각 선택비를 가질 수 있는 절연 물질로 형성될 수 있다. 예컨대, 액티브 마스크(200)는 실리콘 질화물(Si3N4)의 층을 포함하여 형성될 수 있다. 이때, 실리콘 질화물층 아래에는 희생 산화층으로서 패드 산화층(210)이 먼저 형성될 수 있다.
전형적인 STI 과정을 따라, 액티브 마스크(200)에 의해서 노출되는 반도체 기판(100) 부분을 선택적으로 식각하여 필드 영역을 이루는 절연물이 채워질 트렌치(151)를 형성한다. 이때, 선택적 식각은 건식 식각으로 수행될 수 있다. 이와 같이하여 액티브 영역(101)의 패턴을 형성한다.
도 2a, 도 2b 및 도 2c는 액티브 영역(101)을 내측 방향으로 리세스(recess)시키는 단계를 개략적으로 보여준다. 구체적으로, 액티브 마스크(200)를 이용한 선택적 식각에 의해서 형성된 트렌치(151)의 측벽, 즉, 액티브 영역(101)의 측벽을 선택적으로 식각하여 트렌치(151)의 폭을 확장시키고 액티브 영역(101)의 폭을 줄여준다. 이에 따라, 액티브 마스크(200)의 폭 보다 좁은 폭으로 액티브 영역(101)이 설정된다.
이러한 액티브 영역(101)의 측벽의 리세스를 위한 식각 과정은 풀 에치백(pull etch back)으로 수행된다. 즉, 실질적으로 등방성 식각, 예컨대, 습식 식각 등으로 수행될 수 있다. 따라서, 트렌치(151)의 측방향 폭이 확장될 뿐만 아니라 트렌치(151) 바닥에 대한 식각도 함께 수행되어 트렌치(151)의 깊이가 조금 깊어지게 된다.
도 3a 및 도 3b는 액티브 영역(101) 측부에 스페이서(spacer:301)를 부착하는 단계를 개략적으로 보여준다. 구체적으로, 트렌치(151)의 측벽, 즉, 액티브 영역(101)의 측벽에 스페이서(301)를 부착한다. 스페이서(301)는 층을 증착하고 이방성 식각하는 과정, 즉, 스페이서 형성 과정으로 형성될 수 있다. 이러한 스페이서(301)는 트렌치(151)를 채울 절연 물질과 대등한 절연 물질을 포함하여 형성될 수 있다. 예컨대, 스페이서(301)는 실리콘 산화물층을 포함하여 형성될 수 있다. 이러한 스페이서(301)는 트렌치(151)를 채우는 층의 갭-필을 용이하게 하고 보이드(void) 형성을 억제하기 위해서 도입된다.
도 4a, 도 4b 및 도 4c는 트렌치(151)를 채우는 제1소자분리층(300)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 트렌치(151)를 채우는 제1소자분리층(300)을 증착한 후 평탄화한다. 이러한 평탄화는 화학기계적연마(CMP)로 수행될 수 있으며, 액티브 마스크(200)의 실리콘 질화물층을 연마의 종료점으로 이용할 수 있다. 이와 같이 CMP를 이용하여 제1소자분리층(300)이 트렌치(151)에 한정되게 패터닝한 후, 소자분리층(300)의 표면 높이가 액티브 마스크(200) 이하로 낮아지도록 제1소자분리층(300)을 리세스 또는 식각한다. 이러한 식각 시에는 습식 식각이 사용될 수 있다.
이러한 습식 식각은 제1소자분리층(300)이 액티브 영역(101)의 상측부(105) 를 노출할 때까지 수행된다. 이때, 노출된 상측부(105)의 폭은 채널을 위한 채널바의 폭 또는 두께를 결정하는 요소로 작용한다. 이러한 노출된 상측부(105)의 폭은 결국 실제 셀 트랜지스터의 정션 깊이를 결정하는 요소로 작용할 수 있다. 따라서, 이러한 요소들을 고려하여 액티브 영역(101)의 상측부(105)의 폭을 결정한다.
이때, 도 4b에서의 제1소자분리층(300)은 스페이서(301)를 포함하는 층으로 묘사되고 있는 것으로 이해될 수 있다. 실질적으로 스페이서(301)는 제1소자분리층(300)을 이루는 절연 물질과 다른 절연 물질로 형성될 수도 있으나, 상기한 바와 같은 제1소자분리층(300)을 리세스하는 식각 과정 및 후속되는 식각 과정 등을 고려할 때, 제1소자분리층(300)을 이루는 절연 물질과 동일한 절연 물질로 형성되는 것이 바람직하다.
또한, 도시되지는 않았으나, 제1소자분리층(300)과 기판(100)의 계면 또는 스페이서(301)와 기판(100)의 계면에는 실리콘 질화물층을 포함하는 라이너(liner)가 도입될 수도 있다. 이러한 실리콘 질화물 라이너가 도입되고 제1소자분리층(300)이 바람직하게 실리콘 산화물층을 포함하여 형성될 때, 리세스 식각 과정은 실리콘 산화물층과 실리콘 질화물층의 식각 속도를 고려하여, 충분히 액티브 영역(101)의 상측 측부(105)가 노출되도록 상기한 습식 식각을 수행한다.
도 5a, 도 5b 및 도 5c는 액티브 확장부(130)를 형성하는 단계를 개략적으로 보여준다. 구체적으로, 제1소자분리층(300)에 의해서 노출되는 액티브 영역(101)의 노출된 상측 측부(105)로부터 액티브 확장부(130)를 선택적으로 성장시킨다. 액티브 확장부(130)는 그 상에 형성될 트랜지스터에서 소스/드레인 영역이 형성되거나 또는/ 및 채널이 형성될 영역으로 사용될 수 있으므로, 단결정 반도체층으로 성장되는 것이 바람직하다. 예컨대, 선택적 에피택셜 성장(SEG)으로 성장된 단결정 실리콘층을 포함하여 액티브 확장부(130)는 형성될 수 있다.
이때, 노출된 상측 측부(105)는 실질적으로 반도체 기판(100)의 액티브 영역(101)의 측부 표면에 포함되므로, 이러한 노출된 단결정 실리콘 액티브 영역(101)의 표면(105)으로부터 단결정 실리콘층 또는 단결정 반도체층은 충분히 성장될 수 있다. 상측 측부(105)가 제1소자분리층(300) 및 액티브 마스크(200)에 의해서 선택적으로 노출되고 있으므로, 액티브 확장부(130)는 액티브 영역(101)의 노출된 상측 측부(105)로부터 선택적으로 에피택셜 성장된다.
이와 같은 액티브 확장부(130)의 형성에 의해서 실질적으로 전체 액티브 영역은 트렌치(151), 즉, 제1소자분리층(300)에 의해서 설정된 폭 또는 면적 보다 더 넓은 폭 또는 면적을 가지게 확장되게 된다. 따라서, 이러한 액티브 영역에 SAC 등이 전기적으로 접촉할 때, 보다 넓은 접촉 면적을 가지며 안정되게 접촉될 수 있게 된다.
도 6a, 도 6b 및 도 6c는 액티브 확장부(130)를 격리시키는 제2소자분리층(350)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 액티브 확장부(130)의 측면 등을 덮어 격리하는 제2소자분리층(350)을 형성한다. 제2소자분리층(350)을 증착한 후 CMP 등으로 평탄화하여 액티브 마스크(200)의 상측 표면을 노출시킨다. 제2소자분리층(350)은 본 발명의 실시예에 따른 소자를 형성하기 위한 중간 과정에 도입되는 층일 뿐만 아니라, 도 6a에 제시된 바와 같이 실질적으로 액티브 확장부 (130)를 격리 또는 소자분리(isolation)시키는 소자분리층으로 이용된다. 따라서, 제1소자분리층(300)과 실질적으로 동일한 절연 물질, 예컨대, 실리콘 산화물층을 포함하여 제2소자분리층(350)은 형성될 수 있다.
본 발명의 실시예에서는, 형성된 액티브 영역(101)과 액티브 확장부(130)에서 액티브 영역(101)의 일부를 선택적으로 식각 제거하여, 액티브 확장부(130)의 일부가 트랜지스터의 채널이 형성될 다수 개의 채널바 형태로 패터닝되도록 한다. 이러한 적어도 2개의 채널바 형태를 구현하기 위해서 액티브 영역(101)을 패터닝한다.
이때, 액티브 확장부(130)의 일부로 형성되는 다수 개의 채널바는 트랜지스터의 게이트 아래에 중첩되게 위치하여야 하므로, 이러한 액티브 영역(101)의 패터닝에 게이트 패턴을 위한 마스크 레이아웃(masking layout), 즉, 게이트 마스크를 이용한다. 또한, 액티브 확장부(130)는 채널바를 구성하기 위해서 선택적으로 식각되지 않으며 인근하는 액티브 영역(101)으로부터 분리되는 것이 바람직하다. 따라서, 액티브 영역(101)의 일부를 선택적으로 식각할 식각 마스크를 형성하기 위해서, 게이트 마스크뿐만 아니라 이미 존재하는 액티브 마스크(200)의 일부를 패터닝하여 이용한다.
소스/드레인 영역으로 주로 이용될 액티브 영역(101)들 사이를 연결하는 형태의, 즉, 핀(fin) 구조에서의 다수 개의 채널바들을 액티브 확장부(130)로 형성하기 위해 요구되는 식각 마스크를 형성하는 일례를 구체적으로 순차적으로 설명한다.
도 7a, 도 7b 및 도 7c는 더미 게이트 패턴(400)을 이용하여 액티브 영역(101)의 일부를 가리는 액티브 마스크 제2패턴(201)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 액티브 영역(101) 및 이에 부착된 액티브 확장부(130)를 가로지는 더미 게이트 패턴(dummy gate pattern:400)을 제2소자분리층(도 6b의 350) 및 액티브 마스크(도 6b의 200) 상에 형성한다.
더미 게이트 패턴(400)은 리소그래피 과정(lithography process)을 통해 형성된 포토레지스트 패턴일 수 있으며, 트랜지스터의 게이트 패턴을 위한 레티클 또는 포토마스크(photomask)를 이용하여 마치 게이트 패턴과 같은 형태로 형성된다. 이에 따라, 더미 게이트 패턴(400)은 도 7a에 제시된 바와 같이 액티브 영역(101) 및 이에 부착된 액티브 확장부(130)를 가로지는 라인(line) 형태로 형성된다.
이러한 더미 게이트 패턴(400)을 식각 마스크로 이용하여, 더미 게이트 패턴(400)에 의해 노출되는 액티브 마스크(도 6b의 200)의 일부 및 제2소자분리층(도 6b의 350)의 일부를 선택적으로 식각하여 제거한다. 이러한 선택적인 식각은 실질적으로 하부의 액티브 영역(101) 및 이에 부착된 액티브 확장부(130)의 일부 표면이 노출될 때까지 진행될 수 있다.
이러한 식각 과정에 의해서 도 7b의 단면도 및 도 7c의 사시도에 에 제시된 바와 같이 액티브 영역(101)의 일부를 가리는 액티브 마스크 제2패턴(201)을 형성한다. 액티브 영역(101)의 액티브 마스크 제2패턴(201)에 의해서 가려진 부분은, 인근하는 액티브 확장부(130) 부분이 격리되도록, 후속 공정에서 식각 제거될 영역이다. 이때, 더미 게이트 패턴(400)의 이용에 따라, 액티브 마스크 제2패턴(201)의 양측부에는 제2소자분리층의 잔류층(351)이 잔류하게 된다.
한편, 액티브 마스크 제2패턴(201) 및 잔류하는 제2소자분리층(351) 등에 노출된 액티브 영역(101)의 다른 부분이나 액티브 확장부(130)의 다른 부분 또한 후속 공정에서 제거되거나 식각되어서는 안 되는 부분이다. 따라서, 이러한 부분들을 마스크하기 위해 추가 공정 단계가 수행된다.
도 8a 및 도 8b는 액티브 마스크 제2패턴(201) 사이를 메우는 식각 마스크층(370)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 액티브 마스크 제2패턴(201) 및 잔류하는 제2소자분리층(351)의 사이 갭(gap)을 메우도록 식각 마스크층(370)을 형성한다. 이후에, 식각 마스크층(370)을 CMP 등으로 평탄화한다.
이때, CMP 연마 종료점으로 액티브 마스크 제2패턴(201)을 이용하여 액티브 마스크 제2패턴(201)의 상측 표면이 노출되도록 한다. 이를 위해서 액티브 마스크 제2패턴(201)을 이루는 실리콘 질화물과는 다른 절연물로 식각 마스크층(370)을 형성한다. 식각 마스크층(370)은 후속 과정에서 잔류하는 제2소자분리층(351)과 대등한 식각 속도로 제거될 수 있고 또한 실리콘 질화물과 식각 선택비를 가질 수 있는 물질인 것이 바람직하다. 따라서, 식각 마스크층(370)은 제2소자분리층(351)을 이루는 실리콘 산화물층 등과 같은 산화물층으로 형성될 수 있다.
이와 같은 식각 마스크층(370)을 형성함에 따라, 식각 마스크층(370)과 잔류하는 제2소자분리층(351)의 일부를 포함하여 이루어지는 식각 마스크(303)가 형성된다. 이러한 식각 마스크(303)는 도 8a의 평면도에 제시된 바와 같이 액티브 마스크 제2패턴(201)을 둘러싸 선택적으로 노출시킨다.
도 9a 및 도 9b는 식각 마스크(303)를 이용하여 액티브 마스크 제2패턴(201)을 제거하는 단계를 개략적으로 보여준다. 구체적으로, 식각 마스크(303)와 액티브 마스크 제2패턴(201)의 식각 선택비를 이용하여 액티브 마스크 제2패턴(201)을 선택적으로 제거한다. 이에 따라, 액티브 영역(101)의 일부 표면을 선택적으로 노출하는 오픈 영역(opening region:205)을 가지는 식각 마스크(303)가 형성된다. 이때, 오픈 영역(205)은 도 9b에 제시된 바와 같이 액티브 확장부(130) 사이의 액티브 영역(101) 부분을 선택적으로 노출한다.
이러한 식각 마스크(303)를 이용하여 노출된 액티브 영역(101)으로부터 인근하는 액티브 확장부(130) 부분을 분리시키는 과정을 수행하여, 바 형태의 채널 부분, 채널바들을 다수 개 형성한다.
도 10a 및 도 10b는 식각 마스크(303)를 이용하여 액티브 영역(101)에 액티브 확장부(130)를 부분적으로 분리하는 분리홈(groove for separation: 206)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 식각 마스크(303)에 의해서 노출되는 액티브 영역(101) 부분을 선택적으로 식각하여 리세스시킨다. 이때, 이러한 노출된 영역에서 액티브 영역(101)으로부터 액티브 확장부(130)가 분리되게 액티브 영역(101)의 노출된 부분을 식각한다. 이에 따라, 도 10b에 제시된 바와 같이 이러한 노출 영역에서 액티브 영역(101)으로부터 액티브 확장부(130)를 분리하는 분리홈(206)이 형성된다.
이러한 분리홈(206)의 바닥은 액티브 영역(101)의 낮아진 표면(102)으로 이루어지고, 이러한 낮아진 표면(102)은 액티브 확장부의 분리된 부분(131:"연결 부 분"이라 한다)에 비해 낮은 표면 높이를 가지게 된다. 이러한 분리홈(206)의 측면에는 액티브 확장부의 연결 부분(131)의 측면이 노출되게 된다.
도 2a 내지 도 2c를 참조하여 설명한 바와 같이 액티브 영역(101)을 내측 방향으로 리세스시키는 과정을 미리 수행한 것은, 이와 같이 액티브 확장부의 연결 부분(131)과 인근하는 액티브 영역(101)의 낮아진 표면(102)이 분리홈(206)의 형성에 의해서 용이하게 분리되게 하는 데 큰 도움을 준다. 분리홈(206)은 액티브 마스크 제2패턴(201)이 차지하던 영역에 형성되고, 액티브 영역(101)은 액티브 마스크 제2패턴(201) 아래에 상대적으로 좁은 폭으로 패터닝된 상태이므로, 분리홈(206)은 액티브 영역(101)을 식각하여 액티브 확장부의 분리된 부분(131)을 용이하게 분리시키게 된다.
이와 같이 도 2a 내지 도 2c를 참조하여 설명한 바와 같이 액티브 영역(101)을 내측 방향으로 리세스시키는 과정은 이러한 액티브 확장부의 연결 부분(131)을 보다 용이하게 형성하기 위해 도입된 것이므로, 이러한 분리를 위한 식각 과정의 변형, 예컨대, 과도 식각(over etch) 과정의 도입 등으로 이러한 액티브 영역(101)을 내측 방향으로 리세스시키는 과정은 필요에 따라 생략될 수도 있다.
한편, 이러한 분리홈(206)의 측면으로 실질적으로 제1소자분리층(300)이 노출되게 된다. 이는 노출 영역에서 액티브 확장부의 연결 부분(131)이 액티브 영역(101)으로 분리되며 액티브 확장부의 연결 부분(131) 아래의 제1소자분리층(300)의 측면 일부가 노출되기 때문이다.
도 11a, 도 11b 및 도 11c는 식각 마스크(303)를 제거하여 액티브 확장부 (130)의 상측 표면을 노출시키는 단계를 개략적으로 보여준다. 구체적으로, 분리홈(206)을 형성하는 선택적 식각 과정에서 사용된 식각 마스크(303)를 식각하여 제거한다. 예컨대, 식각 마스크(303)의 전체 표면에 걸쳐 식각하는 풀 에치백(pull etch back)을 수행하여 식각 마스크(303)를 제거할 수 있다.
이러한 식각 마스크(303)의 제거를 위한 식각은 실질적으로 액티브 영역(101)의 상측 표면 또는/ 및 이와 대등한 표면 높이를 가지는 액티브 확장부(130)의 상측 표면이 노출될 때까지 수행된다. 이러한 풀 에치백과 같은 식각 과정은 실질적으로 식각 마스크(303)를 구성하는 실리콘 산화물과 액티브 영역(101) 또는/ 및 액티브 확장부(130)를 이루는 실리콘과의 식각 선택비를 이용하여 선택적인 식각으로 수행될 수 있다. 이러한 식각은 습식 식각 또는 건식 식각 등으로 수행될 수 있으나, 습식 식각으로 수행되는 것이 보다 유리하다.
한편, 이러한 풀 에치백 과정에서, 분리홈(206)에 노출된 제1소자분리층(300)의 측면으로 이러한 식각 작용은 진행될 수 있다. 이러한 제1소자분리층(300)의 노출된 부위에서의 식각은 풀 에치백이 습식 식각과 같은 등방성 식각으로 수행될 때 보다 효과적으로 발생된다. 이러한 식각에 의해서 분리홈(206)은 제1소자분리층(300)이 차지하던 영역으로 확장되게 되며, 이러한 분리홈(206)의 확장에 의해서 액티브 확장부의 연결 부분(131) 아래에 위치하던 제1소자분리층(300)의 일부는 제거되게 된다. 이에 따라, 액티브 확장부의 연결 부분(131)의 하면은 분리홈(206)에 의해 노출되게 된다.
액티브 확장부의 연결 부분(131)은 측방향에 잔류하는 제2소자분리층(351)에 접하는 측면 외의 나머지 표면들이 모두 노출되는 형태를 가질 수 있다. 액티브 확장부의 연결 부분(131)은 트랜지스터를 구성할 때 채널이 형성될 부분, 즉, 채널바로 이용되게 되므로, 이러한 액티브 확장부의 연결 부분(131)의 표면이 상대적으로 많이 노출되면 게이트와 중첩되는 면적을 증가시키는 효과를 얻을 수 있어 유리하다.
한편, 풀 백 에치와 같은 식각 마스크(303)를 제거하는 과정을 더 계속하여 수행하면, 액티브 확장부의 연결 부분(131)이 제1 및 제2소자분리층(300, 351) 등으로부터 모두 분리되게, 즉, 전체 표면이 모두 노출되게 유도할 수도 있다. 이와 같이 하면, 액티브 확장부의 연결 부분(131), 즉, 채널바의 둘레를 감싸는 형태의 게이트를 구성할 수도 있다. 그럼에도 불구하고, 이러한 경우 소자분리를 위한 소자분리층(300, 351)의 높이가 낮아지는 불리한 점이 발생될 수 있다. 따라서, 소자분리층(300, 351)의 높이가 낮아지는 것을 방지하며 액티브 확장부의 연결 부분(131), 즉, 채널바의 전체 표면을 노출시키는 것이 보다 유리하다.
한편, 분리홈(206)의 확장에 따라 분리홈(206) 바닥의 액티브 영역(101)의 부분(103)은 바닥에 대해 돌출된 형태로 노출된다. 즉, 액티브 영역의 돌출 부분(103)은 그 상면과 측면 일부가 분리홈(206)에 돌출된 형태가 된다. 이러한 액티브 영역의 돌출된 부분(103), 즉, 돌출된 연결부 또한 게이트에 중첩되게 되므로, 소스/드레인 영역의 프로파일의 조절에 의해서 트랜지스터의 채널로 이용될 수 있다. 즉, 분리홈(206) 바닥에 돌출된 액티브 영역 부분(103) 또한 채널바로 이용될 수 있다.
따라서, 게이트 아래에 중첩될 부분에 상호 간에 삼각형의 꼭지점을 이루는 위치에 위치하는 세 개의 바들(131, 103)을 형성할 수 있고, 이러한 바들(131, 103)에 채널들이 각각 형성될 수 있다.
한편, 이와 같이 분리홈(206)을 확장시킨 후, 실리콘 트리밍(Si Trimming) 과정을 더 수행할 수 있다. 또한, 수소 분위기를 이용하여 열처리를 수행함으로써, 액티브 확장부의 연결 부분(131) 및 액티브 영역의 돌출된 연결 부분(103)과 같은 채널바들(131, 103)의 플로파일(profile)을 완만하게 유도할 수 있으며 또한 단면의 형태를 완만한 원형 또는 타원형 형태로 유도할 수 있다. 이에 따라, 예각을 이루는 모서리 등이 완만해져 이러한 예각 부분에 전계가 원하지 않게 집중되는 현상을 억제할 수 있다.
이와 같이 과정을 통해 형성된 액티브 영역(101) 및 액티브 확장부(103)를 포함하는 액티브 패턴은 다음의 도 12에 제시된 바와 같이 개략적으로 도시될 수 있다.
도 12는 본 발명의 실시예에 따른 액티브 패턴을 설명하기 위해서 개략적으로 도시한 사시도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 액티브 패턴(105)은 액티브 영역(101)과 액티브 확장부(130)를 포함하여 형성된다. 액티브 확장부(130)는 액티브 영역(101)의 상측 측부에 바(bar) 형태 또는 링(ring) 형태로 부착된다. 이를 위해 액티브 확장부(130)는 SEG 과정을 이용하여 성장되는 반도체층일 수 있다.
앞서 설명한 바와 같이 액티브 확장부(130)들 간의 사이에 위치하는 액티브 영역(101)의 일부를 선택적으로 제거함으로써 액티브 패턴(105)을 형성할 수 있다. 소스/드레인을 위한 액티브 영역(104)들 2개가 서로 공간적으로 이격되어 있고, 이격된 두 개의 소스/드레인을 위한 액티브 영역(104)들 사이가 와이어(wire) 형태 또는 바 형태의 3 개의 채널바(133, 135, 137)들로 연결된 형태의 액티브 패턴(105)이 구현될 수 있다. 채널바(133, 135, 137)들 중 제1 및 제2채널바(133, 135)는 액티브 확장부(130) 중의 일부분, 즉, 연결 부분(131)으로부터 형성되고, 제3채널바(137)는 분리홈(206)의 바닥에 돌출된 액티브 영역(101)의 일부분(103)으로부터 형성된다.
이러한 액티브 패턴(105)을 이용하여 구성될 수 있는 트랜지스터는 선택에 따라 여러 가지 형태를 가질 수 있다. 이러한 액티브 패턴(105)의 채널바(133, 135, 137) 상에 게이트 유전층을 형성하고, 게이트 유전층을 사이에 두고 채널바(133, 135, 137)에 중첩되는 게이트를 형성하고, 게이트 인근에 소스/드레인을 형성함으로써 트랜지스터를 형성할 수 있다.
이때, 3개의 채널바(133, 135, 137)들 모두에 채널이 구비될 수도 있으나, 실질적으로 서로 마주보는 두 개의 제1 및 제2채널바(133, 135)만을 채널로 이용할 수도 있다. 그리고, 이러한 채널바(133, 135, 137)들의 둘레를 완전히 둘러싸는 형태로 게이트를 형성할 수도 있고, 채널바(133, 135, 137)들의 둘레를 부분적으로 둘러싸는 형태로 게이트를 형성할 수도 있다.
이제 이러한 게이트를 채널바(133, 135, 137)들 상에 형성하고, 소스/드레인 정션을 형성하는 과정들의 실례를 구체적으로 설명한다.
도 13a 및 도 13b는 분리홈(206)을 메우는 게이트(550)를 형성하는 단계를 개략적으로 보여준다. 구체적으로, 노출된 액티브 영역(101)의 표면 및 액티브 확장부(130, 131)의 표면 상에 게이트 유전층(510)을 형성한다. 게이트 유전층(510)은 실리콘의 열산화에 의해 성장된 실리콘 산화층일 수 있다. 이후에, 게이트 유전층(510) 상을 덮는 게이트층을 형성한다. 게이트층은 도펀트(dopant)가 도핑(doping)된 다결정질 실리콘층을 포함하여 형성될 수 있다.
이후에, 게이트층을 게이트 마스크를 이용하여 선택적으로 식각하여 패터닝한다. 이에 따라, 게이트(550)가 형성된다. 게이트(550)는 분리홈(206)을 채우게 형성됨에 따라, 3개의 채널바들(133, 135, 137) 상을 덮게 형성된다. 이때, 제1 및 제2채널바들(133, 135)의 상면, 하면 및 하나의 측면 상에는 게이트(550)가 중첩된 형태로 게이트(550)가 형성된다.
이후에, 액티브 영역(101) 및 액티브 확장부(130)의 일부를 포함하는, 소스/드레인을 위한 액티브 영역(104)에 소스/드레인 형성을 위한 이온 주입 과정들을 수행하여 소스/드레인 영역을 형성하여 트랜지스터를 형성한다. 이때, 소스/드레인 영역은 불순물의 도핑에 의해서 형성될 수 있는 데, 불순물 도핑의 프로파일에 따라, 3개의 채널바들(133, 135, 137) 모두가 채널로 이용될 수도 있고, 또한, 서로 마주보는 와이어 또는 바 형태의 두 개의 채널바들(133, 135)만이 트랜지스터의 채널로 이용될 수도 있다. 즉, 제1 및 제2채널바들(133, 135)과 제3채널바(137) 상호 간에는 기판(100)을 기준으로 할 때 높이차가 존재하므로, 정션의 위치가 다르게 된다. 따라서, 정션 깊이(junction depth)를 고려하여 이온 주입 과정을 진행한다.
도 14a는 액티브 확장부(130) 내에 소스/드레인 영역(530)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 게이트(550)를 형성한 후, 게이트(550)에 인근하는 액티브 영역(101) 및 액티브 확장부(130) 영역을 포함하는 영역에 불순물을 이온 주입하여 소스/드레인 영역(530)을 형성한다. 이때, 소스/드레인 영역(530)의 도핑 프로파일의 깊이가 제3채널바(137)에 미치지 않게 하면, 실질적으로 제1 및 제2채널바(133, 135)에만 채널이 형성되도록 할 수 있다.
이 경우, 실질적으로 제1 및 제2채널바(133, 135)에 인근하는 액티브 확장부(130) 영역에 형성된 소스/드레인 영역(530) 부분이 실질적인 소스/드레인으로 작용하는 것으로 이해할 수 있다. 그런데, 제1 및 제2채널바(133, 135)에 인근하는 액티브 확장부(130) 영역의 아래는, 도 14a의 4-4' 단면 부분에 제시된 바와 같이, 제1소자분리층(300)이 접촉하고 있다. 즉, 소스/드레인 영역(530)의 아래에 절연층이 존재하여 산화물 정션이 이루어진다. 이에 따라, 소스/드레인에서의 정션 전류 누설 현상을 억제할 수 있다.
도 14b는 제3채널바(103)의 높이 수준에 다다르는 소스/드레인 영역(531)을 형성하는 단계를 개략적으로 보여준다. 구체적으로, 게이트(550)를 형성한 후, 게이트(550)에 인근하는 액티브 영역(101) 및 액티브 확장부(130) 영역을 포함하는 영역에 불순물을 이온 주입하여 소스/드레인 영역(531)을 형성한다. 이때, 소스/드레인 영역(531)의 도핑 프로파일의 깊이가 액티브 확장부(130) 아래에까지 미치게, 즉, 제3채널바(137)가 위치하는 수준에 대등하거나 그 아래에까지 미치지 하면, 이온주입 과정을 수행할 수 있다. 이와 같이 하면, 실질적으로 제1, 제2 및 제3채널 바들(133, 135, 137) 모두를 채널로 이용할 수 있다.
이때, 제1 및 제2채널바(133, 135)에 인근하는 액티브 확장부(130) 영역의 아래는, 도 14b의 4-4' 단면 부분에 제시된 바와 같이, 제1소자분리층(300)이 접촉하고 있다. 즉, 소스/드레인 영역(531)의 아래 일부에는 절연층이 존재하여 산화물 정션이 이루어진다. 이러한 부분적인 산화물 정션(partial oxide junction)의 존재는 소스/드레인에서의 정션 전류 누설 현상을 억제하는 효과를 구현할 수 있다.
한편, 이와 같이 게이트(550)가 제1 및 제2채널바(133, 135)를 완전히 둘러싸지 못하고 부분적으로 둘러싸게 형성되지 않고, 제1 및 제2채널바(133, 135)를 완전히 둘러싸게 형성할 수도 있다. 이를 위해서는 제1 및 제2채널바(133, 135)의 둘레에서 제1 및 제2채널바(133, 135)에 접촉하고 있는 제2소자분리층(351)의 잔류층을 제거하여, 제1 및 제2채널바(133, 135)의 표면들이 전부 노출되게 하는 과정을 먼저 수행한다.
도 15a 및 도 15b는 제1 및 제2채널바(133, 135)의 표면들이 전부 노출하기 위한 게이트 역패턴 마스크(450)를 형성하는 단계를 개략적으로 보여준다. 구체적으로, 제1 및 제2채널바(133, 135)에 접촉하고 있는 잔류하는 제2소자분리층(315)의 접촉 부분을 선택적으로 제거하기 위해서, 게이트 마스크에 대해 역패턴인 게이트 역패턴 마스크(450)를 반도체 기판(100) 상에 형성한다.
이때, 분리홈(206) 내에 노출된 제3채널바(137) 또는/ 및 액티브 영역(101) 등을 식각 과정으로부터 보호하기 위해서 희생층(390)을 분리홈(206)을 메우게 먼저 형성한다. 희생층(390)은 제2소자분리층(351)과 실질적으로 동일한 절연 물질, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 단차 도포성(property of step coverage) 특성이 열악한 증착 방법 또는 조건으로 실리콘 산화물층을 증착하여, 분리홈(206)이 완전히 메워지지 않고 단지 제3채널바(137) 또는/ 및 액티브 영역(101)이 외부로 노출되지 않고 가려지게 한다.
이후에, 게이트의 패턴에 대해서 역패턴(reverse pattern)을 가지는 게이트 역패턴 마스크(450)를 리소그래피 과정 등으로 형성되는 포토레지스트 패턴 또는 이에 의해서 형성되는 실리콘 산화물과 식각 선택비를 가질 수 있는 실리콘 질화물층 등을 포함하여 형성한다.
도 16a, 도 16b 및 도 16c는 제1 및 제2채널바(133, 135)의 표면들이 전부 노출하는 단계를 개략적으로 보여준다. 구체적으로, 게이트 역패턴 마스크(450)를 식각 마스크로 이용하여 노출된 제2소자분리층(351) 부분 및 희생층(290)을 선택적으로 식각 제거한다. 이때, 식각 과정은 액티브 영역(101) 또는/ 및 액티브 확장부(130)를 이루는 반도체 물질, 예컨대, 실리콘과는 식각 선택비를 가지며 실리콘 산화물을 선택적으로 식각한다.
이러한 식각 과정에 의해서 제1/ 및 제2채널바(133, 135)에 접촉하고 있던 제2소자분리층(351)의 일부가 제거되어, 제1/ 및 제2채널바(133, 135) 측면을 모두 노출하는 홈(209)이 형성된다. 이에 따라, 제1/ 및 제2채널바(133, 135) 둘레는 홈(209)의 빈 공간이 접하게 된다. 즉, 제1/ 및 제2채널바(133, 135)의 모든 표면은 다른 층과 접촉하지 않고 모두 노출되게 된다. 이에 따라, 도 12의 사시도에 제시된 바와 같은 액티브 패턴(105)의 제1/ 및 제2채널바(133, 135)의 둘레가 노출되게 된다.
연후에, 게이트 역패턴 마스크(450)를 선택적으로 제거한다.
도 17a, 17b 및 17c는 제1 및 제2채널바(133, 135)를 둘러싸는 게이트(551)를 형성하는 단계를 개략적으로 보여준다. 구체적으로, 노출된 액티브 영역(101)의 표면 및 액티브 확장부(130, 131)의 표면 상에 게이트 유전층(511)을 형성한다. 게이트 유전층(511)은 실리콘의 열산화에 의해 성장된 실리콘 산화층일 수 있다. 이후에, 게이트 유전층(510) 상을 덮는 게이트층을 형성한다. 게이트층은 도펀트가 도핑된 다결정질 실리콘층을 포함하여 형성될 수 있다.
이후에, 게이트층을 게이트 마스크를 이용하여 선택적으로 식각하여 패터닝한다. 이에 따라, 게이트(551)가 형성된다. 게이트(551)는 홈(209)을 채우게 형성됨에 따라, 3개의 채널바들(133, 135, 137) 상을 덮게 형성된다. 이때, 제1 및 제2채널바들(133, 135)의 둘레를 감싸게 게이트(551)가 형성된다.
이후에, 액티브 영역(101) 및 액티브 확장부(130)의 일부를 포함하는, 소스/드레인을 위한 액티브 영역(도 12의 104)에 소스/드레인 형성을 위한 이온 주입 과정들을 수행하여 소스/드레인 영역(530)을 형성하여 트랜지스터를 형성한다. 소스/드레인 영역(530)의 깊이는 도 14a 및 도 14b를 참조하여 설명한 바와 같이, 제1 및 제2채널바들(133, 135)과 제3채널바(137) 상호 간에는 기판(100)을 기준으로 할 때 높이차가 존재하므로, 정션의 위치가 다른 점을 고려하고 정션 깊이(junction depth)를 조절하도록 이온 주입 과정을 진행한다.
이때, 게이트(551)는 도 17c에 제시된 바와 같이 하나의 액티브 영역(101)에 나란히 두 개가 동일한 형태로 형성되게 된다. 즉, 트윈(twin) 형태의 트랜지스터 구조를 위한 게이트(551)들이 나란히 형성된다. 이와 같이 게이트(551)가 채널바들(133, 135)을 감싸는 형태, 예컨대, 올 어라운드 형태(all around type)의 트랜지스터가 트윈 형태로 두 개가 나란히 형성된다. 이러한 경우에도 앞서 도 13a 내지 도 14b를 참조하여 설명한 바와 같은 효과를 또한 구현할 수 있어, 보다 개선된 트랜지스터 특성을 구현할 수 있다.
이제까지 설명한 바와 같은 본 발명의 실시예들은 발명의 주요 관점들에 따라 다음과 같이 기술될 수도 있다.
구체적으로, 본 발명의 일 관점에 따른 실시예는 반도체 기판 상에 액티브 영역(active region)을 설정하되 상기 액티브 영역의 측벽의 상측부를 일부 노출하는 제1소자분리층을 형성하는 단계, 상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계, 상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 상기 제1소자분리층 상에 형성하는 단계, 상기 액티브 영역의 일부를 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 채널바(channel bar)들을 상기 액티브 영역으로부터 분리하는 단계, 상기 채널바의 하면이 적어도 노출되게 상기 채널바의 하면에 접촉하는 상기 제1소자분리층의 일부를 선택적으로 제거하는 단계, 상기 채널바의 노출된 표면 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 게이트를 형성하는 단계, 및 상기 액티브 확장부의 상기 게이트에 인근하는 영역에 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점에 따른 실시예는 상기 액티브 영역의 일부를 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 제1채널바들을 상기 액티브 영역으로부터 분리하는 단계, 상기 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바의 측면 일부가 노출되고 상기 제1채널바의 하면이 적어도 노출되게 상기 제1채널바의 하면 및 상기 제2채널바의 측면에 접촉하는 상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 및 상기 제1채널바의 노출된 표면 및 상기 제2채널바의 노출된 표면 상에 게이트 유전층을 형성하는 단계를 더 포함할 수 있다.
이때, 상기 채널바(channel bar)들을 상기 액티브 영역으로부터 분리하는 단계는 상기 제1소자분리층의 상기 채널바의 하면에 접촉하고 식각된 상기 액티브 영역의 측면에 접촉하는 부분이 노출되게 상기 식각되는 액티브 영역 부분의 높이가 상기 채널바의 하면 보다 낮게 식각하는 단계를 포함할 수 있다.
상기 제1소자분리층의 일부를 선택적으로 제거하는 단계는 상기 액티브 영역의 식각에 의해서 노출된 상기 제1소자분리층의 측벽으로 내측으로 리세스(recess)시키는 단계를 포함할 수 있다.
상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 채널바의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 선택적으로 제거하여 상기 채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함할 수 있다. 이에 따라, 상기 게이트는 둘레 표면이 모두 노출된 상기 채널바를 감싸게 형성될 수 있다.
상기 게이트 유전층을 형성하기 이전에 상기 채널바를 수소를 포함하는 분위 기에서 어닐링(annealing)하는 단계를 더 포함할 수 있다. 이에 따라, 채널바들의 모서리들이 완만하게 완화된다.
상기 소스/드레인 영역은 상기 액티브 확장부 아래의 상기 제1소자분리층과 정션을 이루게 된다.
상기 소스/드레인 영역은 상기 액티브 확장부에 인근하는 상기 액티브 영역으로 확장되게 형성될 수 있다. 이에 따라, 후속되는 SAC 등과 접촉할 면적이 보다 넓게 확보되게 된다.
또한, 상기 게이트는 어느 하나의 상기 소스/드레인을 공통으로 이용하는 닮은꼴의 트윈(twin) 구조의 다른 게이트와 함께 형성될 수 있다.
상기 소스/드레인 영역의 상기 액티브 영역으로 확장된 부분은 상기 제2채널바가 위치하는 깊이에까지 이르도록 확장되게 형성될 수 있다.
상기 제1채널바들은 서로 마주보는 두 개로 형성되고 상기 제2채널바는 상기 두 제1채널바들과 삼각형을 이루는 위치에서 나란하게 형성될 수 있다.
본 발명의 다른 일 관점에 따른 실시예는 반도체 기판 상에 액티브 영역(active region)을 선택적으로 노출하는 액티브 마스크(active mask)를 형성하는 단계, 상기 액티브 마스크에 노출되는 반도체 기판 부분을 선택적으로 식각하여 소자분리를 위한 트렌치(trench)를 형성하는 단계, 상기 트렌치를 채우되 상기 트렌치 측벽인 상기 액티브 영역의 측벽의 상측 측부를 일부 노출하는 제1소자분리층을 형성하는 단계, 상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계, 상기 액티브 확장부의 측부를 격리하는 제 2소자분리층을 형성하는 단계, 상기 액티브 마스크로부터 상기 액티브 영역의 일부를 가리는 액티브 마스크 제2패턴을 형성하는 단계, 상기 액티브 마스크 제2패턴의 주위를 메우는 식각 마스크층을 형성하여 상기 식각 마스크층 및 상기 제2소자분리층으로부터 잔류하는 잔류층을 포함하여 식각 마스크를 형성하는 단계, 상기 식각 마스크를 이용하여 상기 액티브 마스크 제2패턴을 선택적으로 제거하는 단계, 상기 액티브 마스크 제2패턴의 제거에 의해 노출되는 상기 액티브 영역 부분을 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 채널바들을 상기 액티브 영역으로부터 분리하는 분리홈을 형성하는 단계, 상기 분리홈에 의해 노출되는 상기 채널바 아래에 위치하는 상기 제1소자분리층 부분을 선택적으로 제거하여 상기 채널바의 하면을 적어도 노출하게 상기 분리홈을 상기 제1소자분리층 내측으로 확장시키며 상기 식각 마스크를 제거하는 단계, 상기 채널바들의 노출된 표면 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 액티브 확장부 영역에 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
여기서, 상기 트렌치 측벽에 스페이서(spacer)를 부착시키는 단계를 더 포함할 수 있다.
상기 제1소자분리층을 형성하는 단계는 상기 트렌치를 채우는 상기 액티브 마스크와 식각 선택비를 가지는 절연 물질의 층을 형성하는 단계, 상기 층을 상기 액티브 마스크의 상측 표면이 노출되게 화학기계적연마(CMP)하는 단계, 및 상기 액티브 마스크를 식각 마스크로 상기 연마된 층을 선택적으로 식각하여 그 높이를 낮 춰 상기 액티브 영역의 측벽의 상측 부분이 노출되도록 하는 단계를 포함할 수 있다.
상기 액티브 확장부의 두께는 상기 액티브 영역의 노출되는 부분의 폭에 의존하여 결정되게 된다.
상기 액티브 마스크 제2패턴을 형성하는 단계는, 상기 제2소자분리층 및 상기 액티브 마스크를 가로지르는 더미 게이트 패턴(dummy gate pattern)을 형성하는 단계, 및 상기 더미 게이트 패턴에 노출되는 상기 액티브 마스크의 일부 및 상기 제2소자분리층의 일부를 하부의 상기 액티브 확장부의 표면이 일부 노출되게 선택적으로 식각하는 단계를 포함할 수 있다.
상기 식각 마스크를 형성하는 단계는 상기 액티브 마스크 제2패턴의 주위의 상기 제2소자분리층이 식각된 부분을 메우는 층을 상기 액티브 마스크 제2패턴과 식각 선택비를 가지는 절연 물질을 증착하여 형성하는 단계, 상기 층을 상기 액티브 마스크 제2패턴을 연마 종료점으로 이용하여 화학기계적연마하는 단계, 및 상기 연마된 층 및 상기 제2소자분리층의 잔류층을 포함하여 상기 식각 마스크를 형성하는 단계를 포함할 수 있다.
상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 채널바의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 선택적으로 제거하여 상기 채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함할 수 있으며, 이러한 단계는, 게이트 역패턴 마스크를 식각 마스크로 이용하여 상기 채널바의 측면에 접촉 잔류하는 상기 제2소자분리층 부분을 선택적으로 제거하는 단계를 더 포함 할 수 있다.
예컨대, 상기 채널바의 둘레 표면을 모두 노출시키는 단계는 상기 분리홈 입구를 막는 희생층을 형성하는 단계, 상기 게이트 역패턴(reverse pattern) 마스크를 상기 희생층 상에 형성하는 단계, 상기 게이트 역패턴 마스크를 식각 마스크로 이용하여 상기 희생층 및 상기 제2소자분리층 부분을 선택적으로 제거하는 단계, 및 상기 게이트 역패턴 마스크를 선택적으로 제거하는 단계를 포함할 수 있다.
또한, 다른 일 관점에 따른 실시예는, 상기 액티브 마스크 제2패턴의 제거에 의해 노출되는 상기 액티브 영역 부분을 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 제1채널바들을 상기 액티브 영역으로부터 분리하고 상기 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바의 상면을 노출하는 분리홈을 형성하는 단계, 상기 분리홈에 의해 노출되는 상기 제1채널바들 아래에 위치하고 상기 제2채널바의 측면에 위치하는 상기 제1소자분리층 부분을 선택적으로 제거하여 상기 제1채널바의 하면 및 상기 제2채널바의 측면 일부를 적어도 노출하게 상기 분리홈을 상기 제1소자분리층 내측으로 확장시키며 상기 식각 마스크를 제거하는 단계, 상기 채널바들의 노출된 표면 상에 게이트 유전층을 형성하는 단계 등으로 포함할 수 있다.
또한, 본 발명의 다른 일 관점에 따른 실시예에 따른 다중채널 트랜지스터 소자는, 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들, 상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들 사이에 서 상호 간에 이격된 액티브 확장부들, 상기 두 액티브 확장부의 상기 액티브 영역들 사이를 연결하는 부분으로 설정된 채널바(channel bar)들을 게이트 유전층을 사이에 두고 덮게 형성된 게이트, 및 상기 게이트에 인근하는 상기 액티브 확장부의 영역에 형성된 소스/드레인 영역(source/drain region)을 포함할 수 있다.
이때, 상기 게이트는 상기 채널바들의 바깥쪽을 향하는 측면 부분을 제외한 나머지 표면 상에 중첩되어 덮게 형성된 것일 수 있다.
상기 소자는 상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 부분으로 설정된 제2채널바를 더 포함할 수 있다.
또한, 본 발명의 다른 일 관점에 따른 실시예에 따른 다중채널 트랜지스터 소자는, 상기 액티브 확장부의 상기 소스/드레인 영역이 형성된 부분의 하면 및 바깥 측면에 적어도 접촉하는 소자분리층을 더 포함할 수 있다.
이때, 상기 소자분리층은 상기 채널바들의 바깥 측면에 접촉하게 더 연장된 것일 수 있다. 또는, 상기 소자분리층은 상기 채널바들의 표면을 모두 노출하게 상기 채널바들과 이격되게 연장된 것일 수 있다.
또한, 본 발명의 다른 일 관점에 따른 실시예에 따른 다중채널 트랜지스터 소자는 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들, 상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들, 상기 두 액티브 확장부의 상기 액티브 영역들 사이를 연결하는 부분으로 설정된 제1채널 바들, 및 상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 형태로 설정되는 제2채널바를 포함하는 액티브 패턴(active pattern)을 형성하고, 상기 채널바들 상에 게이트 유전층을 사이에 두고 게이트를 형성하고 상기 게이트에 인근하는 상기 액티브 확장부의 영역에 소스/드레인 영역(source/drain region)을 형성하는 과정들로 형성될 수도 있다.
상술한 바와 같은 본 발명에 따르면, 메모리 셀(memory cell)에서 액티브(active) 상부 측벽(side-wall) 부분을 부분 식각(partially etch)하고, 식각된 부분에서 반도체층을 SEG하여 액티브 영역을 확장할 수 있다. 이에 따라, 콘택(contact) 면적을 늘릴 있고, SEG층과 기판 몸체(body)를 다중채널 핀(MC Fin) 구조의 구현에 사용할 수 있다.
MC Fin 공정 및 산화물 식각 공정으로 3개의 채널을 위한 바(bar) 형태의 구조를 형성할 수 있다. 상측에 위치하는 채널바의 아래 부분을 연(open) 상태에서 RCAT(Recessed Cell Array Transistor)에서의 리세스홈을 형성하는 바와 마찬가지로 게이트 마스크를 이용한 패터닝을 실시하여, 트윈 올 어라운드(twin all around) 구조의 트랜지스터를 구성할 수 있다. 이에 따라 셀 트랜지스터의 전류 용량(cell Tr current capability)을 높일 수 있다.
트랜지스터의 소스/드레인 아래 부분이 STI 산화물층과 접촉하도록 유도할 수 있어, 정션 누설을 해소하는 데 유리한 구조를 형성할 수 있다. 즉, 액티브 하단에 산화물 정션(oxide junction)을 위치시킴으로써, 자기 설정된 정션(self- defined junction)을 가지는 Pi(partial-insulated) FET를 구성할 수 있다. 이에 따라, 정션 누설 전류 성분 감소에 따른 DRAM 소자의 리프레시 특성 개선 효과를 기대할 수 있다.
한편, STI 형성 시에 산화물 스페이서를 도입함으로써 STI이 형성 시 보이드 발생을 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (51)

  1. 반도체 기판 상에 액티브 영역(active region)을 설정하되 상기 액티브 영역의 측벽의 상측부를 일부 노출하는 제1소자분리층을 형성하는 단계;
    상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계;
    상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 상기 제1소자분리층 상에 형성하는 단계;
    상기 액티브 영역의 일부를 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 채널바(channel bar)들을 상기 액티브 영역으로부터 분리하는 단계;
    상기 채널바의 하면이 적어도 노출되게 상기 채널바의 하면에 접촉하는 상기 제1소자분리층의 일부를 선택적으로 제거하는 단계;
    상기 채널바의 노출된 표면 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 게이트를 형성하는 단계; 및
    상기 액티브 확장부의 상기 게이트에 인근하는 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  2. 제1항에 있어서,
    상기 채널바(channel bar)들을 상기 액티브 영역으로부터 분리하는 단계는 상기 제1소자분리층의 상기 채널바의 하면에 접촉하고 식각된 상기 액티브 영역의 측면에 접촉하는 부분이 노출되게 상기 식각되는 액티브 영역 부분의 높이가 상기 채널바의 하면 보다 낮게 식각하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계는 상기 액티브 영역의 식각에 의해서 노출된 상기 제1소자분리층의 측벽으로 내측으로 리세스(recess)시키는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 채널바 의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 선택적으로 제거하여 상기 채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  5. 제4항에 있어서,
    상기 게이트는 둘레 표면이 모두 노출된 상기 채널바를 감싸게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 유전층을 형성하기 이전에 상기 채널바를 수소를 포함하는 분위기에서 어닐링(annealing)하는 단계를 더 포함하는 것을 특징으로 다중채널 트랜지스터 소자 제조 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부 아래의 상기 제1소자분리층과 정션을 이루는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부에 인근하는 상기 액티브 영역으로 확장되게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  9. 반도체 기판 상에 액티브 영역(active region)을 설정하되 상기 액티브 영역의 측벽의 상측부를 일부 노출하는 제1소자분리층을 형성하는 단계;
    상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계;
    상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 상기 제1소자분리층 상에 형성하는 단계;
    상기 액티브 영역의 일부를 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 제1채널바들을 상기 액티브 영역으로부터 분리하는 단계;
    상기 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바의 측면 일부가 노출되고 상기 제1채널바의 하면이 적어도 노출되게 상기 제1채널바의 하면 및 상기 제2채널바의 측면에 접촉하는 상기 제1소자분리층의 일부를 선택적으로 제거하는 단계;
    상기 제1채널바의 노출된 표면 및 상기 제2채널바의 노출된 표면 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 게이트를 형성하는 단계; 및
    상기 액티브 확장부의 상기 게이트에 인근하는 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  10. 제9항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계는 상기 제1소자분리층의 상기 제1채널바의 하면에 접촉하고 상기 제2채널바의 측면에 접촉하는 부분을 내측으로 리세스(recess)시키는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  11. 제9항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 제1채널바의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 선택적으로 제거하여 상기 제1채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  12. 제11항에 있어서,
    상기 게이트는 둘레 표면이 모두 노출된 상기 제1채널바를 감싸고 상기 제2채널바 상에 중첩되게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  13. 제9항에 있어서,
    상기 게이트 유전층을 형성하기 이전에 상기 제1 및 제2채널바들을 수소를 포함하는 분위기에서 어닐링(annealing)하는 단계를 더 포함하는 것을 특징으로 다 중채널 트랜지스터 소자 제조 방법.
  14. 제9항에 있어서,
    상기 게이트는 어느 하나의 상기 소스/드레인을 공통으로 이용하는 닮은꼴의 트윈(twin) 구조의 다른 게이트와 함께 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  15. 제9항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부 아래의 상기 제1소자분리층과 정션을 이루는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  16. 제9항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부에 인근하는 상기 액티브 영역으로 확장되게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  17. 제15항에 있어서,
    상기 소스/드레인 영역의 상기 액티브 영역으로 확장된 부분은 상기 제2채널바가 위치하는 깊이에까지 이르도록 확장되게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  18. 제9항에 있어서,
    상기 제1채널바들은 서로 마주보는 두 개로 형성되고 상기 제2채널바는 상기 두 제1채널바들과 삼각형을 이루는 위치에서 나란하게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  19. 반도체 기판 상에 액티브 영역(active region)을 선택적으로 노출하는 액티브 마스크(active mask)를 형성하는 단계;
    상기 액티브 마스크에 노출되는 반도체 기판 부분을 선택적으로 식각하여 소자분리를 위한 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 채우되 상기 트렌치 측벽인 상기 액티브 영역의 측벽의 상측 측부를 일부 노출하는 제1소자분리층을 형성하는 단계;
    상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계;
    상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 형성하는 단계;
    상기 액티브 마스크로부터 상기 액티브 영역의 일부를 가리는 액티브 마스크 제2패턴을 형성하는 단계;
    상기 액티브 마스크 제2패턴의 주위를 메우는 식각 마스크층을 형성하여 상기 식각 마스크층 및 상기 제2소자분리층으로부터 잔류하는 잔류층을 포함하여 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 액티브 마스크 제2패턴을 선택적으로 제거하는 단계;
    상기 액티브 마스크 제2패턴의 제거에 의해 노출되는 상기 액티브 영역 부분을 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 채널바들을 상기 액티브 영역으로부터 분리하는 분리홈을 형성하는 단계;
    상기 분리홈에 의해 노출되는 상기 채널바 아래에 위치하는 상기 제1소자분리층 부분을 선택적으로 제거하여 상기 채널바의 하면을 적어도 노출하게 상기 분리홈을 상기 제1소자분리층 내측으로 확장시키며 상기 식각 마스크를 제거하는 단계;
    상기 채널바들의 노출된 표면 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 게이트를 형성하는 단계; 및
    상기 게이트에 인근하는 상기 액티브 확장부 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  20. 제19항에 있어서,
    상기 제1소자분리층을 형성하는 단계 이전에 상기 트렌치의 측벽이 상기 액티브 마스크에 비해 내측으로 이동되게 상기 트렌치 측벽을 내측으로 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  21. 제19항에 있어서,
    상기 트렌치 측벽에 스페이서(spacer)를 부착시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  22. 제19항에 있어서, 상기 제1소자분리층을 형성하는 단계는
    상기 트렌치를 채우는 상기 액티브 마스크와 식각 선택비를 가지는 절연 물질의 층을 형성하는 단계;
    상기 층을 상기 액티브 마스크의 상측 표면이 노출되게 화학기계적연마(CMP)하는 단계; 및
    상기 액티브 마스크를 식각 마스크로 상기 연마된 층을 선택적으로 식각하여 그 높이를 낮춰 상기 액티브 영역의 측벽의 상측 부분이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  23. 제22항에 있어서,
    상기 액티브 확장부의 두께는 상기 액티브 영역의 노출되는 부분의 폭에 의존하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  24. 제19항에 있어서, 상기 액티브 마스크 제2패턴을 형성하는 단계는
    상기 제2소자분리층 및 상기 액티브 마스크를 가로지르는 더미 게이트 패턴(dummy gate pattern)을 형성하는 단계; 및
    상기 더미 게이트 패턴에 노출되는 상기 액티브 마스크의 일부 및 상기 제2 소자분리층의 일부를 하부의 상기 액티브 확장부의 표면이 일부 노출되게 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  25. 제24항에 있어서, 상기 식각 마스크를 형성하는 단계는
    상기 액티브 마스크 제2패턴의 주위의 상기 제2소자분리층이 식각된 부분을 메우는 층을 상기 액티브 마스크 제2패턴과 식각 선택비를 가지는 절연 물질을 증착하여 형성하는 단계;
    상기 층을 상기 액티브 마스크 제2패턴을 연마 종료점으로 이용하여 화학기계적연마하는 단계; 및
    상기 연마된 층 및 상기 제2소자분리층의 잔류층을 포함하여 상기 식각 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  26. 제19항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 채널바의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 선택적으로 제거하여 상기 채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  27. 제26항에 있어서, 상기 채널바의 둘레 표면을 모두 노출시키는 단계는
    게이트 역패턴 마스크를 식각 마스크로 이용하여 상기 채널바의 측면에 접촉 잔류하는 상기 제2소자분리층 부분을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  28. 제27항에 있어서, 상기 채널바의 둘레 표면을 모두 노출시키는 단계는
    상기 분리홈 입구를 막는 희생층을 형성하는 단계;
    상기 게이트 역패턴(reverse pattern) 마스크를 상기 희생층 상에 형성하는 단계;
    상기 게이트 역패턴 마스크를 식각 마스크로 이용하여 상기 희생층 및 상기 제2소자분리층 부분을 선택적으로 제거하는 단계; 및
    상기 게이트 역패턴 마스크를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  29. 제26항에 있어서,
    상기 게이트는 둘레 표면이 모두 노출된 상기 채널바를 감싸게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  30. 제19항에 있어서,
    상기 게이트 유전층을 형성하기 이전에 상기 채널바를 수소를 포함하는 분위 기에서 어닐링(annealing)하는 단계를 더 포함하는 것을 특징으로 다중채널 트랜지스터 소자 제조 방법.
  31. 반도체 기판 상에 액티브 영역(active region)을 선택적으로 노출하는 액티브 마스크(active mask)를 형성하는 단계;
    상기 액티브 마스크에 노출되는 반도체 기판 부분을 선택적으로 식각하여 소자분리를 위한 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 채우되 상기 트렌치 측벽인 상기 액티브 영역의 측벽의 상측 측부를 일부 노출하는 제1소자분리층을 형성하는 단계;
    상기 노출된 상기 액티브 영역의 상측 측부로부터 액티브 확장부를 선택적 에피택셜 성장(SEG)시키는 단계;
    상기 액티브 확장부의 측부를 격리하는 제2소자분리층을 형성하는 단계;
    상기 액티브 마스크로부터 상기 액티브 영역의 일부를 가리는 액티브 마스크 제2패턴을 형성하는 단계;
    상기 액티브 마스크 제2패턴의 주위를 메우는 식각 마스크층을 형성하여 상기 식각 마스크층 및 상기 제2소자분리층으로부터 잔류하는 잔류층을 포함하여 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 액티브 마스크 제2패턴을 선택적으로 제거하는 단계;
    상기 액티브 마스크 제2패턴의 제거에 의해 노출되는 상기 액티브 영역 부분 을 선택적으로 식각하여 상기 액티브 확장부의 일부로 설정되는 제1채널바들을 상기 액티브 영역으로부터 분리하고 상기 액티브 영역의 식각 잔류 부분으로 설정되는 제2채널바의 상면을 노출하는 분리홈을 형성하는 단계;
    상기 분리홈에 의해 노출되는 상기 제1채널바들 아래에 위치하고 상기 제2채널바의 측면에 위치하는 상기 제1소자분리층 부분을 선택적으로 제거하여 상기 제1채널바의 하면 및 상기 제2채널바의 측면 일부를 적어도 노출하게 상기 분리홈을 상기 제1소자분리층 내측으로 확장시키며 상기 식각 마스크를 제거하는 단계;
    상기 채널바들의 노출된 표면 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 게이트를 형성하는 단계; 및
    상기 게이트에 인근하는 상기 액티브 확장부 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  32. 제31항에 있어서,
    상기 제1소자분리층의 일부를 선택적으로 제거하는 단계 이후에 상기 제1채널바의 측면에 잔류하여 접촉하고 있는 상기 제2소자분리층의 일부를 게이트 역패턴 마스크를 식각 마스크로 이용하여 선택적으로 제거하여 상기 제1채널바의 둘레 표면을 모두 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  33. 제32항에 있어서, 상기 채널바의 둘레 표면을 모두 노출시키는 단계는
    상기 분리홈 입구를 막는 희생층을 형성하는 단계;
    상기 게이트 역패턴(reverse pattern) 마스크를 상기 희생층 상에 형성하는 단계;
    상기 게이트 역패턴 마스크를 식각 마스크로 이용하여 상기 희생층 및 상기 제2소자분리층 부분을 선택적으로 제거하는 단계; 및
    상기 게이트 역패턴 마스크를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  34. 제32항에 있어서,
    상기 게이트는 둘레 표면이 모두 노출된 상기 제1채널바들을 감싸고 상기 제2채널바를 덮어 중첩되게 형성되는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
  35. 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들;
    상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들 사이에서 상호 간에 이격된 액티브 확장부들;
    상기 두 액티브 확장부의 상기 액티브 영역들 사이를 연결하는 부분으로 설정된 채널바(channel bar)들을 게이트 유전층을 사이에 두고 덮게 형성된 게이트; 및
    상기 게이트에 인근하는 상기 액티브 확장부의 영역에 형성된 소스/드레인 영역(source/drain region)을 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  36. 제35항에 있어서,
    상기 액티브 확장부들은 선택적 에피택셜 성장(SEG)된 반도체층인 것을 특징으로 하는 다중채널 트랜지스터 소자.
  37. 제35항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부들에 상기 액티브 영역으로 확장되는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  38. 제35항에 있어서,
    상기 소스/드레인 영역은 상기 액티브 확장부의 두께에 해당되는 깊이를 가지게 형성된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  39. 제35항에 있어서,
    상기 게이트는 상기 채널바들을 둘러싸게 형성된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  40. 제35항에 있어서,
    상기 게이트는 상기 채널바들의 바깥쪽을 향하는 측면 부분을 제외한 나머지 표면 상에 중첩되어 덮게 형성된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  41. 제35항에 있어서,
    상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 부분으로 설정된 제2채널바를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  42. 제41항에 있어서,
    상기 게이트는 상기 제2채널바 상을 덮게 연장된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  43. 제41항에 있어서,
    상기 소스/드레인 영역은 상기 게이트에 인근하는 상기 액티브 영역으로 확장되되
    상기 제2채널바가 위치하는 깊이에까지 이르도록 확장된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  44. 제41항에 있어서, 상기 제2채널바는 상기 두 제1채널바들과 삼각형을 이루는 위치에서 나란한 것을 특징으로 하는 다중채널 트랜지스터 소자.
  45. 기판 상에서 상호간에 일렬로 마주보며 돌출된 블록(block) 형태의 세 액티브(active) 영역들;
    상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들 사이에서 상호 간에 이격된 두 액티브 확장부들;
    상기 두 액티브 확장부의 상기 액티브 영역들 사이를 연결하는 부분들로 설정되는 채널부들 상에 게이트 유전층을 사이에 두고 나란히 닮은꼴로 형성된 두 게이트; 및
    상기 게이트에 인근하는 상기 액티브 확장부들의 영역에 형성된 소스/드레인 영역(source/drain region)들을 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  46. 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들;
    상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들 사이에서 상호 간에 이격된 두 액티브 확장부들;
    상기 두 액티브 확장부의 상기 두 액티브 영역들 사이를 연결하는 부분으로 설정되는 채널바들 상에 게이트 유전층을 사이에 두고 형성된 게이트;
    상기 게이트에 인근하는 상기 액티브 확장부들의 영역에 형성된 소스/드레인 영역(source/drain region); 및
    상기 액티브 확장부의 상기 소스/드레인 영역이 형성된 부분의 하면 및 바깥 측면에 적어도 접촉하는 소자분리층을 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  47. 제46항에 있어서,
    상기 소자분리층은 상기 채널바들의 바깥 측면에 접촉하게 더 연장된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  48. 제46항에 있어서,
    상기 소자분리층은 상기 채널바들의 표면을 모두 노출하게 상기 채널바들과 이격되게 연장된 것을 특징으로 하는 다중채널 트랜지스터 소자.
  49. 제48항에 있어서,
    상기 게이트는 상기 소자분리층에 표면이 모두 노출된 상기 채널바들의 둘레를 감싸는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  50. 제46항에 있어서,
    상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 형태로 설정되는 제2채널바를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자.
  51. 기판 상에서 상호 마주보며 돌출된 블록(block) 형태의 두 액티브(active) 영역들,
    상기 액티브 영역들 사이를 연결하고 상기 액티브 영역들의 마주보는 두 측면 이외의 측면들의 상측 측부에 부착되게 확장되고 상기 액티브 영역들,
    상기 두 액티브 확장부의 상기 액티브 영역들 사이를 연결하는 부분으로 설정된 제1채널바들, 및
    상기 마주보는 두 액티브 영역들의 두 측면으로부터 연장되어 연결되되 상기 기판 상에 대해 돌출된 형태로 설정되는 제2채널바를 포함하는
    액티브 패턴(active pattern)을 형성하는 단계;
    상기 채널바들 상에 게이트 유전층을 사이에 두고 게이트를 형성하는 단계; 및
    상기 게이트에 인근하는 상기 액티브 확장부의 영역에 소스/드레인 영역(source/drain region)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중채널 트랜지스터 소자 제조 방법.
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