CN106971979B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。包括：在器件衬底的正面上形成多层III‑V族半导体膜层，包括依次形成III‑V族半导体第一缓冲层、III‑V族半导体第一阻挡层、III‑V族半导体沟道层、III‑V族半导体第二阻挡层、III‑V族半导体器件层；在器件衬底的正面所述多层III‑V族半导体膜层中形成前端器件；对器件衬底的背面进行减薄处理，以去除所有的器件衬底；去除III‑V族半导体第一缓冲层和III‑V族半导体第一阻挡层，以暴露III‑V族半导体沟道层。本发明的方法采用与硅工艺兼容的高迁移率III‑V族半导体材料代替硅沟道，提高了半导体器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度、降低功耗以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度，取得了巨大的经济效益与科学技术的重大进步。对于继续缩小特征尺寸来延续摩尔定律的思路，硅材料出现了不可避免的问题，例如短沟道效应和工艺成本急剧增加。因此选择其他沟道材料是延续摩尔定律的一个途径。
III-V族半导体的电子迁移率远大于硅，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究己成为近期全球微电子领域的前言和热点。例如，InGaAs被报道用于NFET器件的沟槽，这种器件结构中，往往还包括InAlAs和GaAs作为缓冲层，InP作为反向通道(reverse channel)
因此，有必要提出一种新的半导体器件的制造方法，以进一步提高器件的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
步骤S1：提供器件衬底，在所述器件衬底的正面上形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层、III-V族半导体第一阻挡层、III-V族半导体沟道层、III-V族半导体第二阻挡层、III-V族半导体器件层；
步骤S2：在所述器件衬底的正面所述多层III-V族半导体膜层中形成前端器件，以及形成覆盖所述前端器件的后端器件层；
步骤S3：提供处理衬底，在所述处理衬底的正面形成键合层；
步骤S4：将所述处理衬底的正面与所述器件衬底的正面相键合，并对所述器件衬底的背面进行减薄处理，以去除所有的所述器件衬底；
步骤S5：去除所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层，以暴露所述III-V族半导体沟道层。
进一步，在所述步骤S5之后，还包括以下步骤：
步骤S6：在暴露的所述III-V族半导体沟道层上形成介电层；
步骤S7：形成贯穿所述介电层并与所述后端器件层中的互连结构相连接的通孔；
步骤S8：在所述介电层上形成焊盘，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
进一步，在所述步骤S2中，所述前端器件包括贯穿所述III-V族半导体器件层和所述III-V族半导体第二阻挡层的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层暴露的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
进一步，在所述步骤S2中，形成所述前端器件前，还包括在所述多层III-V族半导体膜层中形成浅沟槽隔离结构的步骤。
进一步，在所述步骤S2中，还包括在所述后端器件层上形成氧化物层的步骤。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤A1：提供器件衬底，在所述器件衬底的正面形成定义有NMOS区域图案的硬掩膜层，以所述硬掩膜层为掩膜刻蚀部分所述器件衬底形成沟槽；
步骤A2：在所述沟槽中形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层、III-V族半导体第一阻挡层、III-V族半导体沟道层、III-V族半导体第二阻挡层、III-V族半导体器件层；
步骤A3：去除所述硬掩膜层；
步骤A4：在所述器件衬底中形成若干浅沟槽隔离结构，并在所述器件衬底的正面形成前端器件，以及形成覆盖所述前端器件的后端器件层，其中，所述前端器件包括形成于所述多层III-V族半导体膜层中的NMOS以及位于所述NMOS的一侧形成于所述器件衬底正面的PMOS；
步骤A5：提供处理衬底，在所述处理衬底的正面形成键合层；
步骤A6：将所述处理衬底的正面与所述器件衬底的正面相键合，并对所述器件衬底的背面进行减薄处理，停止于所述III-V族半导体第一缓冲层中；
步骤A7：去除所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层；
步骤A8：对所述器件衬底的背面进行化学机械研磨，直到暴露所述浅沟槽隔离结构。
进一步，在所述步骤A8之后，还包括步骤：
步骤A9：形成覆盖所述暴露的所述III-V族半导体沟道层、所述浅沟槽隔离结构和所述器件衬底的背面的介电层；
步骤A10：形成贯穿所述介电层以及所述浅沟槽隔离结构并与所述后端器件层中的互连结构相连接的通孔；
步骤A11：在所述介电层上形成焊盘，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
进一步，，所述NMOS包括贯穿所述III-V族半导体器件层和所述III-V族半导体第二阻挡层的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层暴露的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
进一步，在形成所述键合层之前，还包括在所述处理衬底的正面形成多晶硅层的步骤。
进一步，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层之间形成III-V族半导体第二缓冲层的步骤。
进一步，所述III-V族半导体第二缓冲层的材料包括InAlAs，其中，In的百分比含量较低。
进一步，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体沟道层和所述III-V族半导体第二阻挡层之间以及所述III-V族半导体第二阻挡层和III-V族半导体器件层之间形成InP层的步骤。
进一步，所述III-V族半导体沟道层的材料包括InGaAs。
进一步，所述III-V族半导体第一缓冲层的材料包括GaAs、III-V族半导体第一阻挡层的材料包括InAlAs、III-V族半导体第二阻挡层的材料包括InAlAs、III-V族半导体器件层的材料包括InGaAs。
本发明实施例三提供一种半导体器件，包括：
多层III-V族半导体膜层，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层、III-V族半导体阻挡层、III-V族半导体器件层；
前端器件，形成于所述III-V族半导体器件层和所述III-V族半导体阻挡层中；
后端器件层，覆盖所述前端器件以及所述III-V族半导体器件层；
处理衬底，所述处理衬底的正面形成有键合层，所述处理衬底的正面和所述后端器件层相键合。
进一步，所述前端器件包括贯穿所述III-V族半导体器件层且底部位于所述III-V族半导体阻挡层中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，填充所述栅极沟槽并高于所述III-V族半导体器件层的远离所述III-V族半导体阻挡层的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
进一步，在所述多层III-V族半导体膜层中形成有浅沟槽隔离结构。
进一步，所述半导体器件还包括：
形成于所述III-V族半导体沟道层上的介电层，贯穿所述介电层并与所述后端器件层中的互连结构相连接的通孔；形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
本发明实施例四提供一种半导体器件，包括：
器件衬底，在所述器件衬底的正面形成有PMOS；
多层III-V族半导体膜层，所述多层III-V族半导体膜层位于所述器件衬底的一侧，由浅沟槽隔离结构与所述器件衬底相隔离，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层、III-V族半导体阻挡层、III-V族半导体器件层，NMOS形成于所述III-V族半导体器件层和所述III-V族半导体阻挡层中，所述NMOS的底部位于所述III-V族半导体阻挡层中，其顶部高于所述III-V族半导体器件层远离所述III-V族半导体阻挡层的表面；
后端器件层，覆盖所述器件衬底、所述III-V族半导体器件层和所述浅沟槽隔离结构；
处理衬底，所述处理衬底的正面形成有键合层，所述处理衬底的正面和所述后端器件层相键合。
进一步，所述NMOS包括贯穿所述III-V族半导体器件层且底部位于所述III-V族半导体阻挡层中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层的远离所述III-V族半导体阻挡层的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
进一步，所述半导体器件还包括：
形成于所述III-V族半导体沟道层、所述器件衬底的背面以及所述浅沟槽隔离结构上的介电层，贯穿所述介电层以及所述浅沟隔离结构并与所述后端器件层中的互连结构相连接的通孔，形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
进一步，在所述处理衬底的正面与所述键合层之间还形成有多晶硅。
进一步，在所述后端器件层的表面上还形成有氧化物层，所述氧化物层和所述键合层相键合。
进一步，在所述III-V族半导体沟道层和所述III-V族半导体阻挡层之间以及所述III-V族半导体阻挡层和III-V族半导体器件层之间形成有InP层。
进一步，所述III-V族半导体沟道层的材料包括InGaAs。
进一步，III-V族半导体阻挡层的材料包括InAlAs、III-V族半导体器件层的材料包括InGaAs。
根据本发明的制造方法，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作，进而提高了半导体器件的性能。本发明的半导体器件由于NMOS形成于III-V族半导体材料中且采用具有高迁移率的InGaAs作为沟道材料，因此本发明的半导体器件具有高的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图3A-图3G示出了本发明的另一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4示出了本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；
图5示出了本发明的一实施例的一种半导体器件的剖视图；
图6示出了本发明的另一实施例的一种半导体器件的剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A至图1F以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图。
作为示例，本实施例的半导体器件的制造方法，具体包括如下步骤：
首先，执行步骤S201，如图1A所示，提供器件衬底100，在所述器件衬底100的正面上形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层1011、III-V族半导体第一阻挡层1013、III-V族半导体沟道层1014、III-V族半导体第二阻挡层1016、III-V族半导体器件层1018。
具体地，所述器件衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，器件衬底100的构成材料选用单晶硅。
作为示例，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体第一缓冲层1011和所述III-V族半导体第一阻挡层1013之间形成III-V族半导体第二缓冲层1012的步骤。
进一步地，所述III-V族半导体第二缓冲层1012的材料包括InAlAs，其中，In的百分比含量较低。
在一个示例中，在所述III-V族半导体沟道层1014和所述III-V族半导体第二阻挡层1016之间以及所述III-V族半导体第二阻挡层1016和III-V族半导体器件层1018之间形成InP层1015、1017的步骤。
作为示例，在本实施中，所述III-V族半导体沟道层1014的材料包括InGaAs。
作为示例，本实施例中，所述III-V族半导体第一缓冲层1011的材料包括GaAs、III-V族半导体第一阻挡层1013的材料包括InAlAs、III-V族半导体第二阻挡层1016的材料包括InAlAs、III-V族半导体器件层1018的材料包括InGaAs。
可采用本领域技术人员熟知的任何方法形成所述多层III-V族半导体膜层，例如选择性外延生长或者化学气相沉积等方法。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、有机金属化学沉积(MOCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100乇且温度为500～1000摄氏度的工艺条件下进行的。每一个本发明的III-V族半导体的沉积可在相同或不同的设备中进行。
接着，执行步骤S202，在所述器件衬底100的正面所述多层III-V族半导体膜层中形成前端器件103，以及形成覆盖所述前端器件103的后端器件层104，如图1B所示。
具体地，可采用任何适合的方法形成前端器件103。在一个示例中，所述前端器件103为NMOS。
在一个示例中，所述前端器件103包括贯穿所述III-V族半导体器件层1018和所述III-V族半导体第二阻挡层1016的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层1031，以及填充所述栅极沟槽并高于所述III-V族半导体器件层1018暴露的表面的栅极1032，以及位于所述栅极1032两侧的所述III-V族半导体器件层1018中的源极和漏极1033。
所述高K介电层1031包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层1031的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，高k介电层1031的厚度为15到60埃。
栅极1032可以为金属栅极，金属栅极的材料可以为Al、W等。可采用任何合适的工艺形成。
可采用离子注入的方法在栅极1032两侧的所述III-V族半导体器件层1018中形成源极和漏极1033，根据形成器件的导电类型，可实施不同导电类型掺杂离子的注入，例如，器件为NMOS时，可进行P或者As离子的注入，并执行退火以形成源极和漏极。
示例性地，在形成所述前端器件之前，还可在所述多层III-V族半导体膜层中形成浅沟槽隔离结构102，以定义器件的有源区。其中，浅沟槽隔离结构102的材料可为氧化硅、氮化硅或氮氧化硅等，可采用本领域技术人员常用的方法形成该浅沟槽隔离结构102。其中，在本实施例中，所述浅沟槽隔离结构的底部位于III-V族半导体第二缓冲层1012中。
进一步地，形成覆盖所述前端器件103的后端器件层104。可采用常规工艺形成所述后端器件层104。后端器件层104包括多层互连结构，以及金属层之间的层间介电层等。在一个示例中，在形成后端器件层104之前还可先形成覆盖前端器件的介电层(未示出)，该介电层可以为氧化硅等。
在一个示例中，还包括在所述后端器件层104上形成氧化物层105的步骤。可采用化学气相沉积、等离子体增强化学气相沉积等方法形成该氧化物层105，其可以用作之后键合步骤中的键合层。
接着，执行步骤203，提供处理衬底200，在所述处理衬底200的正面形成键合层202，如图1C所示。
处理衬底200用于在后续对器件衬底100进行减薄处理的工艺以及其他后续工艺中承载和保护前端器件。处理衬底200可以为普通硅衬底或其他合适的衬底，在此并不进行限定。
示例性地，在形成所述键合层202之前，还包括在所述处理衬底200的正面形成多晶硅层201的步骤。可以采用数种方法中的任何一个形成前述材料，非限制性实例包括化学气相沉积方法和物理气相沉积方法。
可选地，所述键合层202的材料包括氧化硅。可通过热氧化多晶硅层201的方法形成，也可采用其他沉积方法形成。
接着，执行步骤S204，将所述处理衬底200的正面与所述器件衬底100的正面相键合，并对所述器件衬底100的背面进行减薄处理，以去除所有的所述器件衬底100，如图1D所示。
可采用任何合适的键合方法实现处理衬底200的正面与所述器件衬底100的正面键合，本实施中，较佳地使用氧化物熔融键合工艺。
作为示例，本步骤中，减薄处理的方法可以为化学机械研磨工艺或者其他合适的工艺。
对器件衬底100的背面进行减薄处理，直到暴露所述III-V族半导体第一缓冲层1011，以完全去除所有的所述器件衬底100。
接着，执行步骤S205，去除所述III-V族半导体第一缓冲层1011和所述III-V族半导体第一阻挡层1013，以暴露所述III-V族半导体沟道层1014，如图1E所示。
可采用干法刻蚀或者湿法刻蚀等合适的方法去除所述III-V族半导体第一缓冲层1011和所述III-V族半导体第一阻挡层1013。进一步地，还可一并将III-V族半导体第二缓冲层1012去除。
也可采用化学机械研磨的方法去除所述III-V族半导体第一缓冲层1011和所述III-V族半导体第一阻挡层1013。
接着，执行步骤S206，如图1F所示，在暴露的所述III-V族半导体沟道层1014上形成介电层106。
进一步地，如图1F所示，所述介电层106覆盖暴露的浅沟槽隔离结构102和所述III-V族半导体沟道层1014。
介电层106可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。介电层106还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用化学气相沉积或其他任何合适的方法制备。
接着，作为示例，执行步骤S207，形成贯穿所述介电层106并与所述后端器件层104中的互连结构相连接的通孔107，如图1F所示。
具体地，可采用刻蚀的方法依次刻蚀介电层106、浅沟槽隔离结构102和部分的后端器件层104，直到暴露后端器件层104中的互连结构形成通孔开口，再在通孔开口中填充金属层以形成通孔107。其中通孔107的材料可以为任何金属材料，例如Al、Cu或W等。
接着，作为示例，执行步骤S208，在所述介电层上形成焊盘(未示出)，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层(未示出)。
焊盘用于将信号或电源通过互连结构输入到半导体器件的内部。焊盘的材料可以为铝、铜或其他合适的导电材料。
钝化层用于保护焊盘。钝化层的材料可以为氮化硅或其他合适的材料。可采用化学气相沉积等方法沉积形成钝化层。
至此完成了本实施例中的半导体器件的制造方法的关键步骤，对于完整的器件的制作还需其他步骤，在此不作赘述。
综上所述，根据本发明的制造方法，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作，进而提高了半导体器件的性能。
实施例二
下面，参照图3A-图3G以及图4来描述本发明实施例提出的半导体器件的制造方法另一个示例性方法的详细步骤。其中，图3A-图3G示出了本发明的另一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4示出了本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
作为示例，本实施例的半导体器件的制造方法，具体包括如下步骤：
首先，执行步骤S401，提供器件衬底300，在所述器件衬底300的正面形成定义有NMOS区域图案的硬掩膜层301，以所述硬掩膜层301为掩膜刻蚀部分所述器件衬底300形成沟槽302，如图3A所示。
具体地，所述器件衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，器件衬底300的构成材料选用单晶硅。
所述硬掩膜层301的材料可以为任何合适的硬掩膜材料，例如氧化硅、氮化硅或氮氧化硅等，本实施例中，所述硬掩膜层301包括依次形成的氧化硅层3011和氮化硅层3012。
该步骤中对于器件衬底300的刻蚀可采用湿法刻蚀或者干法刻蚀的方法，其中，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
其刻蚀深度可根据具体预定形成的NMOS的尺寸来确定，例如刻蚀深度可以为1.5μm。
接着，执行步骤S402，在所述沟槽302中形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层3031、III-V族半导体第一阻挡层3033、III-V族半导体沟道层3034、III-V族半导体第二阻挡层3036、III-V族半导体器件层3038，如图3B所示。
作为示例，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体第一缓冲层3031和所述III-V族半导体第一阻挡层3033之间形成III-V族半导体第二缓冲层3032的步骤。
进一步地，所述III-V族半导体第二缓冲层3032的材料包括InAlAs，其中，In的百分比含量较低。
在一个示例中，在所述III-V族半导体沟道层3034和所述III-V族半导体第二阻挡层3036之间以及所述III-V族半导体第二阻挡层3036和III-V族半导体器件层3038之间形成InP层3035、3037的步骤。
作为示例，在本实施中，所述III-V族半导体沟道层3034的材料包括InGaAs。
作为示例，本实施例中，所述III-V族半导体第一缓冲层3031的材料包括GaAs、III-V族半导体第一阻挡层3033的材料包括InAlAs、III-V族半导体第二阻挡层3036的材料包括InAlAs、III-V族半导体器件层3038的材料包括InGaAs。
可采用本领域技术人员熟知的任何方法形成所述多层III-V族半导体膜层，例如选择性外延生长或者化学气相沉积等方法。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、有机金属化学沉积(MOCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。每一个本发明的III-V族半导体的沉积可在相同或不同的设备中进行。
较佳地，多层III-V族半导体膜层的总厚度与沟槽302的深度相等。
接着，执行步骤S403，去除所述硬掩膜层301。可采用本领域技术人员熟知的任何方法去除该硬掩膜层301，例如湿法刻蚀或者干法刻蚀等方法。
接着，执行步骤S404，在所述器件衬底300中形成若干浅沟槽隔离结构304，并在所述器件衬底300的正面形成前端器件，以及形成覆盖所述前端器件的后端器件层(未示出)，其中，所述前端器件包括形成于所述多层III-V族半导体膜层中的NMOS以及位于所述NMOS的一侧形成于所述器件衬底正面的PMOS，如图3C所示。
具体地，可采用任何适合的方法形成前端器件。在一个示例中，所述NMOS包括贯穿所述III-V族半导体器件层3038和所述III-V族半导体第二阻挡层3036的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层3051，以及填充所述栅极沟槽并高于所述III-V族半导体器件层3038暴露的表面的栅极3052，以及位于所述栅极3052两侧的所述III-V族半导体器件层3038中的源极和漏极3053。
所述高K介电层3051包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层3051的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，高k介电层3051的厚度为15到60埃。
栅极3052可以为金属栅极，金属栅极的材料可以为Al、W等。可采用任何合适的工艺形成。
可采用离子注入的方法在栅极3052两侧的所述III-V族半导体器件层3038中形成源极和漏极3053，根据形成器件的导电类型，可实施不同导电类型掺杂离子的注入，例如，器件为NMOS时，可进行P或者As离子的注入，并执行退火以形成源极和漏极。
示例性地，在形成所述前端器件之前，还可在所述多层III-V族半导体膜层中形成浅沟槽隔离结构304，以定义器件的有源区。其中，浅沟槽隔离结构304的材料可为氧化硅、氮化硅或氮氧化硅等，可采用本领域技术人员常用的方法形成该浅沟槽隔离结构304。
可采用本领域技术人员熟知的任何方法形成所述PMOS，示例性地，所述PMOS包括形成于器件衬底300正面的栅极结构，栅极结构包括层叠的栅极介电层和栅极，以及栅极结构两侧的偏移侧墙，以及形成于栅极结构两侧的所述器件衬底300中的源极和漏极。
进一步地，形成覆盖所述前端器件的后端器件层(未示出)。可采用常规工艺形成所述后端器件层。后端器件层包括多层互连结构，以及金属层之间的层间介电层等。在一个示例中，在形成后端器件层之前还可先形成覆盖前端器件的介电层(未示出)，该介电层可以为氧化硅等。
在一个示例中，还包括在所述后端器件层上形成氧化物层306的步骤。可采用化学气相沉积、等离子体增强化学气相沉积等方法形成该氧化物层306，其可以用作之后键合步骤中的键合层。为了简洁，图3C中仅示出了氧化物层306，但可以想到的是在氧化层与前端器件之间还还形成有后端器件层等膜层，在此均未示出。
接着，执行步骤S405，提供处理衬底400，在所述处理衬底400的正面形成键合层402，如图3D所示。
处理衬底400用于在后续对器件衬底300进行减薄处理的工艺以及其他后续工艺中承载和保护前端器件。处理衬底400可以为普通硅衬底或其他合适的衬底，在此并不进行限定。
示例性地，在形成所述键合层402之前，还包括在所述处理衬底400的正面形成多晶硅层401的步骤。可以采用数种方法中的任何一个形成前述材料，非限制性实例包括化学气相沉积方法和物理气相沉积方法。
可选地，所述键合层402的材料包括氧化硅。可通过热氧化多晶硅层401的方法形成，也可采用其他沉积方法形成。
接着，执行步骤S406，将所述处理衬底400的正面与所述器件衬底300的正面相键合，并对所述器件衬底300的背面进行减薄处理，停止于所述III-V族半导体第一缓冲层3031中，如图3E所示。
可采用任何合适的键合方法实现处理衬底400的正面与所述器件衬底300的正面键合，本实施中，较佳地使用氧化物熔融键合工艺。
作为示例，本步骤中，减薄处理的方法可以为化学机械研磨工艺或者其他合适的工艺。
对器件衬底300的背面进行减薄处理，直到暴露所述III-V族半导体第一缓冲层3031。
接着，执行步骤S407，去除所述III-V族半导体第一缓冲层3031和所述III-V族半导体第一阻挡层3033，如图3F所示。
可采用干法刻蚀或者湿法刻蚀等合适的方法去除所述III-V族半导体第一缓冲层3031和所述III-V族半导体第一阻挡层3033，以暴露所述III-V族半导体沟道层3034。进一步地，还可一并将III-V族半导体第二缓冲层3032去除。
也可采用化学机械研磨的方法去除所述III-V族半导体第一缓冲层3031和所述III-V族半导体第一阻挡层3033。
接着，执行步骤S408，对所述器件衬底300的背面进行化学机械研磨，直到暴露所述浅沟槽隔离结构304，如图3F所示。
在一个示例中，还包括以下步骤：
首先，如图3G所示，形成覆盖所述暴露的所述III-V族半导体沟道层3034、所述浅沟槽隔离结构304和所述器件衬底300的背面的介电层307。
介电层307可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。介电层106还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用化学气相沉积或其他任何合适的方法制备。
接着，继续参考图3G，形成贯穿所述介电层307以及所述浅沟槽隔离结构304并与所述后端器件层中的互连结构相连接的通孔308。
具体地，可采用刻蚀的方法依次刻蚀介电层307、浅沟槽隔离结构304和部分的后端器件层，直到暴露后端器件层中的互连结构形成通孔开口，再在通孔开口中填充金属层以形成通孔308。其中通孔308的材料可以为任何金属材料，例如Al、Cu或W等。
接着，在所述介电层上形成焊盘(未示出)，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层(未示出)。
焊盘用于将信号或电源通过互连结构输入到半导体器件的内部。焊盘的材料可以为铝、铜或其他合适的导电材料。
钝化层用于保护焊盘。钝化层的材料可以为氮化硅或其他合适的材料。可采用化学气相沉积等方法沉积形成钝化层。
至此完成了本实施例中的半导体器件的制造方法的关键步骤，对于完整的器件的制作还需其他步骤，在此不作赘述。
综上所述，根据本发明的制造方法，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作，且将具有硅衬底的PMOS和具有III-V族半导体材料沟道的NMOS集成于一个器件中，进而提高了半导体器件的性能。
实施例三
本发明还提供一种采用实施例一中方法制作的半导体器件，具体参考图5，对本发明实施例中的半导体器件做详细描述。
如图5所示，作为示例，本发明的半导体器件包括：
多层III-V族半导体膜层，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层5011、III-V族半导体阻挡层5013、III-V族半导体器件层5015。
进一步地，在所述III-V族半导体沟道层5011和所述III-V族半导体阻挡层5013之间以及所述III-V族半导体阻挡层5013和III-V族半导体器件层5015之间形成有InP层5012、5014。
示例性地，所述III-V族半导体沟道层5011的材料包括InGaAs。
示例性地，III-V族半导体阻挡层5013的材料包括InAlAs、III-V族半导体器件层5015的材料包括InGaAs。
还包括前端器件503，形成于所述III-V族半导体器件层5015和所述III-V族半导体阻挡层5013中。在一个示例中，该前端器件503较佳地为NMOS。
进一步地，所述前端器件503包括贯穿所述III-V族半导体器件层5015且底部位于所述III-V族半导体阻挡层5013中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层5031，填充所述栅极沟槽并高于所述III-V族半导体器件层5015的远离所述III-V族半导体阻挡层5013的表面的栅极5032，以及位于所述栅极5032两侧的所述III-V族半导体器件层5015中的源极和漏极5033。
所述高K介电层5031包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层5031的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，高k介电层5031的厚度为15到60埃。
栅极5032可以为金属栅极，金属栅极的材料可以为Al、W等。可采用任何合适的工艺形成。
进一步地，在所述多层III-V族半导体膜层中形成有浅沟槽隔离结构502。浅沟槽隔离结构502的材料可为氧化硅、氮化硅或氮氧化硅等，可采用本领域技术人员常用的方法形成该浅沟槽隔离结构502。
本发明的半导体器件还包括后端器件层504，覆盖所述前端器件503、所述III-V族半导体器件层5015以及浅沟槽隔离结构502。后端器件层504包括多层互连结构，以及金属层之间的层间介电层等。在一个示例中，在后端器件层504和前端器件503之间还形成有介电层(未示出)，该介电层可以为氧化硅等。
还包括在所述后端器件层504上形成的氧化物层505，其可用作键合步骤中的键合层。
本发明的半导体器件还包括处理衬底600，所述处理衬底600的正面形成有键合层602，所述处理衬底600的正面和所述后端器件层504相键合。
进一步，在所述处理衬底600的正面与所述键合层602之间还形成有多晶硅601。
处理衬底600可以为普通硅衬底或其他合适的衬底，在此并不进行限定。可选地，所述键合层602的材料包括氧化硅。
在一个示例中，本发明的半导体器件还包括：形成于所述III-V族半导体沟道层5011上的介电层506，贯穿所述介电层506并与所述后端器件层504中的互连结构相连接的通孔507；形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层(未示出)。
介电层506可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。介电层506还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用化学气相沉积或其他任何合适的方法制备。
通孔507的材料可以为任何金属材料，例如Al、Cu或W等。
焊盘用于将信号或电源通过互连结构输入到半导体器件的内部。焊盘的材料可以为铝、铜或其他合适的导电材料。
钝化层用于保护焊盘。钝化层的材料可以为氮化硅或其他合适的材料。
综上所述，本发明的半导体器件由于前端器件形成于III-V族半导体材料中，且采用具有高迁移率的InGaAs作为沟道材料，因此本发明的半导体器件具有高的性能。
实施例四
本发明还提供一种采用实施例二中方法制作的半导体器件，具体参考图6，对本发明实施例中的半导体器件做详细描述。
如图6所示，作为示例，本发明的半导体器件包括：
器件衬底700，在所述器件衬底700的正面形成有PMOS。器件衬底700的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，器件衬底700的构成材料选用单晶硅。
本发明的半导体器件还包括多层III-V族半导体膜层，所述多层III-V族半导体膜层位于所述器件衬底700的一侧，由浅沟槽隔离结构701与所述器件衬底700相隔离，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层7021、III-V族半导体阻挡层7023、III-V族半导体器件层7025，NMOS形成于所述III-V族半导体器件层7025和所述III-V族半导体阻挡层中7023，所述NMOS的底部位于所述III-V族半导体阻挡层7023中，其顶部高于所述III-V族半导体器件层7025远离所述III-V族半导体阻挡层7023的表面。
进一步地，在所述III-V族半导体沟道层7021和所述III-V族半导体阻挡层7023之间以及所述III-V族半导体阻挡层7023和III-V族半导体器件层7025之间形成有InP层7022、7024。
示例性地，所述III-V族半导体沟道层7021的材料包括InGaAs。
示例性地，III-V族半导体阻挡层7023的材料包括InAlAs、III-V族半导体器件层7025的材料包括InGaAs。
在一个示例中，所述NMOS包括贯穿所述III-V族半导体器件层7025且底部位于所述III-V族半导体阻挡层7023中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层7031，以及填充所述栅极沟槽并高于所述III-V族半导体器件层7025的远离所述III-V族半导体阻挡层7023的表面的栅极7032，以及位于所述栅极7032两侧的所述III-V族半导体器件层7025中的源极和漏极7033。
所述高K介电层7031包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层7031的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，高k介电层7031的厚度为15到60埃。
栅极7032可以为金属栅极，金属栅极的材料可以为Al、W等。可采用任何合适的工艺形成。
浅沟槽隔离结构701的材料可为氧化硅、氮化硅或氮氧化硅等，可采用本领域技术人员常用的方法形成该浅沟槽隔离结构701。
示例性地，所述PMOS包括形成于器件衬底700正面的栅极结构，栅极结构包括层叠的栅极介电层和栅极，以及栅极结构两侧的偏移侧墙，以及形成于栅极结构两侧的所述器件衬底700中的源极和漏极。
本发明的半导体器件还包括后端器件层(未示出)，其覆盖所述器件衬底、所述III-V族半导体器件层和所述浅沟槽隔离结构。
后端器件层包括多层互连结构，以及金属层之间的层间介电层等。在一个示例中，在形成后端器件层之前还可先形成覆盖前端器件的介电层(未示出)，该介电层可以为氧化硅等。
在一个示例中，还包括形成在所述后端器件层上的氧化物层704。其可以用作之后键合步骤中的键合层。为了简洁，图6中仅示出了氧化物层704，但可以想到的是在氧化层与前端器件之间还可能形成有后端器件层等膜层，在此均未示出。
本发明的半导体器件还包括处理衬底800，所述处理衬底800的正面形成有键合层802，所述处理衬底800的正面和所述后端器件层相键合。
进一步，在所述处理衬底800的正面与所述键合层802之间还形成有多晶硅801。
处理衬底800可以为普通硅衬底或其他合适的衬底，在此并不进行限定。可选地，所述键合层802的材料包括氧化硅。
在一个示例中，本发明的半导体器件还包括形成于所述III-V族半导体沟道层7021、所述器件衬底700的背面以及所述浅沟槽隔离结构701上的介电层705，贯穿所述介电层705以及所述浅沟隔离结构701并与所述后端器件层中的互连结构相连接的通孔706，形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层(未示出)。
介电层705可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。介电层705还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用化学气相沉积或其他任何合适的方法制备。
通孔706的材料可以为任何金属材料，例如Al、Cu或W等。
焊盘用于将信号或电源通过互连结构输入到半导体器件的内部。焊盘的材料可以为铝、铜或其他合适的导电材料。
钝化层用于保护焊盘。钝化层的材料可以为氮化硅或其他合适的材料。
综上所述，本发明的半导体器件由于NMOS形成于III-V族半导体材料中且采用具有高迁移率的InGaAs作为沟道材料，而PMOS形成于硅衬底中，因此本发明的半导体器件具有高的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (26)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S1：提供器件衬底，在所述器件衬底的正面上形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层、III-V族半导体第一阻挡层、III-V族半导体沟道层、III-V族半导体第二阻挡层、III-V族半导体器件层；
步骤S2：在所述器件衬底的正面所述多层III-V族半导体膜层中形成前端器件，以及形成覆盖所述前端器件的后端器件层；
步骤S3：提供处理衬底，在所述处理衬底的正面形成键合层；
步骤S4：将所述处理衬底的正面与所述器件衬底的正面相键合，并对所述器件衬底的背面进行减薄处理，以去除所有的所述器件衬底；
步骤S5：去除所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层，以暴露所述III-V族半导体沟道层。
2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S5之后，还包括以下步骤：
步骤S6：在暴露的所述III-V族半导体沟道层上形成介电层；
步骤S7：形成贯穿所述介电层并与所述后端器件层中的互连结构相连接的通孔；
步骤S8：在所述介电层上形成焊盘，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
3.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2中，所述前端器件包括贯穿所述III-V族半导体器件层和所述III-V族半导体第二阻挡层的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层暴露的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
4.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2中，形成所述前端器件前，还包括在所述多层III-V族半导体膜层中形成浅沟槽隔离结构的步骤。
5.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2中，还包括在所述后端器件层上形成氧化物层的步骤。
6.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤A1：提供器件衬底，在所述器件衬底的正面形成定义有NMOS区域图案的硬掩膜层，以所述硬掩膜层为掩膜刻蚀部分所述器件衬底形成沟槽；
步骤A2：在所述沟槽中形成多层III-V族半导体膜层，其包括依次形成III-V族半导体第一缓冲层、III-V族半导体第一阻挡层、III-V族半导体沟道层、III-V族半导体第二阻挡层、III-V族半导体器件层；
步骤A3：去除所述硬掩膜层；
步骤A4：在所述器件衬底中形成若干浅沟槽隔离结构，并在所述器件衬底的正面形成前端器件，以及形成覆盖所述前端器件的后端器件层，其中，所述前端器件包括形成于所述多层III-V族半导体膜层中的NMOS以及位于所述NMOS的一侧形成于所述器件衬底正面的PMOS；
步骤A5：提供处理衬底，在所述处理衬底的正面形成键合层；
步骤A6：将所述处理衬底的正面与所述器件衬底的正面相键合，并对所述器件衬底的背面进行减薄处理，停止于所述III-V族半导体第一缓冲层中；
步骤A7：去除所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层；
步骤A8：对所述器件衬底的背面进行化学机械研磨，直到暴露所述浅沟槽隔离结构。
7.根据权利要求6所述的制造方法，其特征在于，在所述步骤A8之后，还包括步骤：
步骤A9：形成覆盖暴露的所述III-V族半导体沟道层、所述浅沟槽隔离结构和所述器件衬底的背面的介电层；
步骤A10：形成贯穿所述介电层以及所述浅沟槽隔离结构并与所述后端器件层中的互连结构相连接的通孔；
步骤A11：在所述介电层上形成焊盘，以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
8.根据权利要求6所述的制造方法，其特征在于，所述NMOS包括贯穿所述III-V族半导体器件层和所述III-V族半导体第二阻挡层的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层暴露的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
9.根据权利要求1或6所述的制造方法，其特征在于，在形成所述键合层之前，还包括在所述处理衬底的正面形成多晶硅层的步骤。
10.根据权利要求1或6所述的制造方法，其特征在于，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体第一缓冲层和所述III-V族半导体第一阻挡层之间形成III-V族半导体第二缓冲层的步骤。
11.根据权利要求10所述的制造方法，其特征在于，所述III-V族半导体第二缓冲层的材料包括InAlAs，其中，In的百分比含量较低。
12.根据权利要求1或6所述的制造方法，其特征在于，形成所述多层III-V族半导体膜层的步骤还包括：在所述III-V族半导体沟道层和所述III-V族半导体第二阻挡层之间以及所述III-V族半导体第二阻挡层和III-V族半导体器件层之间形成InP层的步骤。
13.根据权利要求1或6所述的制造方法，其特征在于，所述III-V族半导体沟道层的材料包括InGaAs。
14.根据权利要求1或6所述的制造方法，其特征在于，所述III-V族半导体第一缓冲层的材料包括GaAs、III-V族半导体第一阻挡层的材料包括InAlAs、III-V族半导体第二阻挡层的材料包括InAlAs、III-V族半导体器件层的材料包括InGaAs。
15.一种半导体器件，其特征在于，包括：
多层III-V族半导体膜层，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层、III-V族半导体阻挡层、III-V族半导体器件层；
前端器件，形成于所述III-V族半导体器件层和所述III-V族半导体阻挡层中；
后端器件层，覆盖所述前端器件以及所述III-V族半导体器件层；
处理衬底，所述处理衬底的正面形成有键合层，所述处理衬底的正面和所述后端器件层相键合。
16.根据权利要求15所述的半导体器件，其特征在于，所述前端器件包括贯穿所述III-V族半导体器件层且底部位于所述III-V族半导体阻挡层中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，填充所述栅极沟槽并高于所述III-V族半导体器件层的远离所述III-V族半导体阻挡层的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
17.根据权利要求15所述的半导体器件，其特征在于，在所述多层III-V族半导体膜层中形成有浅沟槽隔离结构。
18.根据权利要求15所述的半导体器件，其特征在于，所述半导体器件还包括：
形成于所述III-V族半导体沟道层上的介电层，贯穿所述介电层并与所述后端器件层中的互连结构相连接的通孔；形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
19.一种半导体器件，其特征在于，包括：
器件衬底，在所述器件衬底的正面形成有PMOS；
多层III-V族半导体膜层，所述多层III-V族半导体膜层位于所述器件衬底的一侧，由浅沟槽隔离结构与所述器件衬底相隔离，所述多层III-V族半导体膜层包括依次层叠的III-V族半导体沟道层、III-V族半导体阻挡层、III-V族半导体器件层，NMOS形成于所述III-V族半导体器件层和所述III-V族半导体阻挡层中，所述NMOS的底部位于所述III-V族半导体阻挡层中，其顶部高于所述III-V族半导体器件层远离所述III-V族半导体阻挡层的表面；
后端器件层，覆盖所述器件衬底、所述III-V族半导体器件层和所述浅沟槽隔离结构；
处理衬底，所述处理衬底的正面形成有键合层，所述处理衬底的正面和所述后端器件层相键合。
20.根据权利要求19所述的半导体器件，其特征在于，所述NMOS包括贯穿所述III-V族半导体器件层且底部位于所述III-V族半导体阻挡层中的栅极沟槽，形成于栅极沟槽侧壁和底部的高k介电层，以及填充所述栅极沟槽并高于所述III-V族半导体器件层的远离所述III-V族半导体阻挡层的表面的栅极，以及位于所述栅极两侧的所述III-V族半导体器件层中的源极和漏极。
21.根据权利要求19所述的半导体器件，其特征在于，所述半导体器件还包括：
形成于所述III-V族半导体沟道层、所述器件衬底的背面以及所述浅沟槽隔离结构上的介电层，贯穿所述介电层以及所述浅沟槽隔离结构并与所述后端器件层中的互连结构相连接的通孔，形成于所述介电层上的焊盘以及覆盖所述介电层但暴露出所述焊盘的打线区的钝化层。
22.根据权利要求15或19所述的半导体器件，其特征在于，在所述处理衬底的正面与所述键合层之间还形成有多晶硅。
23.根据权利要求22所述的半导体器件，其特征在于，在所述后端器件层的表面上还形成有氧化物层，所述氧化物层和所述键合层相键合。
24.根据权利要求15或19所述的半导体器件，其特征在于，在所述III-V族半导体沟道层和所述III-V族半导体阻挡层之间以及所述III-V族半导体阻挡层和III-V族半导体器件层之间形成有InP层。
25.根据权利要求15或19所述的半导体器件，其特征在于，所述III-V族半导体沟道层的材料包括InGaAs。
26.根据权利要求15或19所述的半导体器件，其特征在于，III-V族半导体阻挡层的材料包括InAlAs、III-V族半导体器件层的材料包括InGaAs。
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610640A (zh) * 2011-11-29 2012-07-25 中国科学院微电子研究所 一种高驱动电流的iii-v族金属氧化物半导体器件
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US8368052B2 (en) * 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
CN102610640A (zh) * 2011-11-29 2012-07-25 中国科学院微电子研究所 一种高驱动电流的iii-v族金属氧化物半导体器件

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