JPS61150380A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61150380A JPS61150380A JP59276024A JP27602484A JPS61150380A JP S61150380 A JPS61150380 A JP S61150380A JP 59276024 A JP59276024 A JP 59276024A JP 27602484 A JP27602484 A JP 27602484A JP S61150380 A JPS61150380 A JP S61150380A
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- Japan
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- gate
- electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に、コンプ
リメンタリ回路形成の化合物半導体電界効果トランジス
タを形成する方法に関す。
リメンタリ回路形成の化合物半導体電界効果トランジス
タを形成する方法に関す。
化合物半導体の電界効果トランジスタ（ＦＥＴ）でコン
プリメンタリ回路を構成した半導体装置は、動作速度が
速く然も電圧変動に強く消費電力が少ない特徴を有し、
高速を要する論理回路やメモリ回路などに使用される。
プリメンタリ回路を構成した半導体装置は、動作速度が
速く然も電圧変動に強く消費電力が少ない特徴を有し、
高速を要する論理回路やメモリ回路などに使用される。
然しこの半導体装置は、Ｐ、Ｎ両チャネルのＦＥＴが共
通の基板に形成されるため、製造工程が複雑になり該工
程の単純化が望まれる。
通の基板に形成されるため、製造工程が複雑になり該工
程の単純化が望まれる。
コンプリメンタリ回路を構成する化合物半導体ＮＥＴを
形成する従来の製造方法の代表例は第２図＋８）〜（ｆ
）の工程順側断面図で示す如くである。
形成する従来の製造方法の代表例は第２図＋８）〜（ｆ
）の工程順側断面図で示す如くである。
即ち〔図（ａ）参照〕、半絶縁性ガリウム砒素（ＧａＡ
ｓ）基板１の二つの所定領域の一方にＧａＡｓをｎ形に
する不純物例えばシリコン（Ｓｉ）を、また他方にＧａ
Ａｓをｐ形にする不純物例えばマグネシウム（Ｍｇ）を
注入し、活性化する熱処理を施してｎ影領域１１とｐ影
領域２１とを形成する。ｎ影領域１１はＮチャネルＦＩ
ＥＴに、ｐ影領域２１はＰチャネルＦＥＴになる領域で
ある。
ｓ）基板１の二つの所定領域の一方にＧａＡｓをｎ形に
する不純物例えばシリコン（Ｓｉ）を、また他方にＧａ
Ａｓをｐ形にする不純物例えばマグネシウム（Ｍｇ）を
注入し、活性化する熱処理を施してｎ影領域１１とｐ影
領域２１とを形成する。ｎ影領域１１はＮチャネルＦＩ
ＥＴに、ｐ影領域２１はＰチャネルＦＥＴになる領域で
ある。
次いで〔図（ｂ）参照〕、ｎ影領域１１のゲート形成領
域に該領域をｐ形にする不純物例えばＭｇを、またｐ形
領Ｎｉ２１のゲート形成領域に該領域をｎ形にする不純
物例えばｓｉをそれぞれ注入し、活性化する熱処理を施
してＰ−Ｎ接合面を有するｐ形のゲート１２とｎ形のゲ
ート２２とを形成する。これらのゲート１２．２２は、
言うまでもなくｎ影領域１１やｐ影領域２１より不純物
濃度が高い。
域に該領域をｐ形にする不純物例えばＭｇを、またｐ形
領Ｎｉ２１のゲート形成領域に該領域をｎ形にする不純
物例えばｓｉをそれぞれ注入し、活性化する熱処理を施
してＰ−Ｎ接合面を有するｐ形のゲート１２とｎ形のゲ
ート２２とを形成する。これらのゲート１２．２２は、
言うまでもなくｎ影領域１１やｐ影領域２１より不純物
濃度が高い。
次いで〔図（Ｃ１参照〕、ｎ影領域１１上にオーミック
接触する電極材料例えば金ゲルマニウム（ＡｕＧｅ）・
金（Ａｕ）の二層構成でなるソース電極１３とドレイン
電極１４とを形成し、オーミック接触させる合金化の熱
処理を施す。
接触する電極材料例えば金ゲルマニウム（ＡｕＧｅ）・
金（Ａｕ）の二層構成でなるソース電極１３とドレイン
電極１４とを形成し、オーミック接触させる合金化の熱
処理を施す。
次いで〔図（ｄ）参照〕、ｐ影領域２１上にオーミック
接触する電極材料例えば金亜鉛（ＡｕＺｎ）・＾Ｕの二
層構成でなるソース電極２３とドレイン電極２４とを形
成し、オーミック接触させる合金化の熱処理を施す。
接触する電極材料例えば金亜鉛（ＡｕＺｎ）・＾Ｕの二
層構成でなるソース電極２３とドレイン電極２４とを形
成し、オーミック接触させる合金化の熱処理を施す。
次いで〔図（ｅ）参照〕、不純物濃度の高いゲート１２
と２２との何れともオーミック接触する電極材料例えば
チタン（Ｔｉ）・白金Ｃｒ ｔ）・Ａｕの三層構成でな
るゲート電極Ｉ５と２５とをゲート１２と２２との上に
それぞれ位置合わせして形成し、オーミック接触させる
合金化の熱処理を施す。
と２２との何れともオーミック接触する電極材料例えば
チタン（Ｔｉ）・白金Ｃｒ ｔ）・Ａｕの三層構成でな
るゲート電極Ｉ５と２５とをゲート１２と２２との上に
それぞれ位置合わせして形成し、オーミック接触させる
合金化の熱処理を施す。
かくして、ＮチャネルとＰチャネルのＰＵＴが形成され
る。
る。
この後は（図（［１参照〕、通常の方法で配線２を形成
してコンプリメンタリ回路を形成することが出来る。
してコンプリメンタリ回路を形成することが出来る。
以上に述べたように、コンプリメンタリ回路を構成する
化合物半導体ＦＥＴを形成する上記製造方法においては
、ゲート１２．２２や電極１３〜１５．２３〜２５を形
成するのに多数の工程が必要な上にゲート１２や２２と
ゲート電極１５や２５との位置合わせを要する複雑な工
程が含まれるため、歩留りの低下を招くと共に製造コス
トが高くなる問題がある。
化合物半導体ＦＥＴを形成する上記製造方法においては
、ゲート１２．２２や電極１３〜１５．２３〜２５を形
成するのに多数の工程が必要な上にゲート１２や２２と
ゲート電極１５や２５との位置合わせを要する複雑な工
程が含まれるため、歩留りの低下を招くと共に製造コス
トが高くなる問題がある。
上記問題点は、半絶縁性化合物半導体の表面に一導電型
領域と逆導電型領域とを形成する工程と、該一導電型領
域を逆導電型にする不純物を成分にした合金で該一導電
型領域上のゲート電極ならびに該逆導電型領域上のソー
ス電極およびドレイン電極を形成する工程と、該ゲート
電極の接合部にＰ−Ｎ接合を形成すると同時に該ソース
電極およびドレイン電極の接合部を合金化する熱処理工
程とを含んで、コンプリメンタリ回路形式の電界効果ト
ランジスタを形成することを特徴とする半導体装置の製
造方法によって解決される。
領域と逆導電型領域とを形成する工程と、該一導電型領
域を逆導電型にする不純物を成分にした合金で該一導電
型領域上のゲート電極ならびに該逆導電型領域上のソー
ス電極およびドレイン電極を形成する工程と、該ゲート
電極の接合部にＰ−Ｎ接合を形成すると同時に該ソース
電極およびドレイン電極の接合部を合金化する熱処理工
程とを含んで、コンプリメンタリ回路形式の電界効果ト
ランジスタを形成することを特徴とする半導体装置の製
造方法によって解決される。
本製造方法によれば、逆導電型領域上のゲート電極なら
びに一導電型領域上のソース電極およびドレイン電極の
形成も上記と同様な方法で行うことにより、各領域に必
要とするゲートは、該領域にゲート電極を形成した後の
上記熱処理工程で形成され、従来のようなゲート形成工
程が不要になる。然もゲート電極の形成は反対導電型領
域に形成するソース電極及びドレイン電極と同時に形成
するので、従来のような独立したゲート電極形成工程も
不要になる。
びに一導電型領域上のソース電極およびドレイン電極の
形成も上記と同様な方法で行うことにより、各領域に必
要とするゲートは、該領域にゲート電極を形成した後の
上記熱処理工程で形成され、従来のようなゲート形成工
程が不要になる。然もゲート電極の形成は反対導電型領
域に形成するソース電極及びドレイン電極と同時に形成
するので、従来のような独立したゲート電極形成工程も
不要になる。
かくして、従来より工程数が低減する上にゲートとゲー
ト電極との位置合わせが不要になり、歩留りの向上と共
に製造コストの低減が可能になる。
ト電極との位置合わせが不要になり、歩留りの向上と共
に製造コストの低減が可能になる。
以下コンプリメンタリ回路を構成する化合物半導体ＦＥ
Ｔ形成の本発明の製造方法による一実施例を、第１図（
ａ）〜（ｄ）の工程順側断面図により説明する。全図を
通じ同一符号は同一対象物を示す。
Ｔ形成の本発明の製造方法による一実施例を、第１図（
ａ）〜（ｄ）の工程順側断面図により説明する。全図を
通じ同一符号は同一対象物を示す。
第１図図示で形成されるＮＥＴは第２図図示で形成され
るＦＥＴと同様のものである。
るＦＥＴと同様のものである。
即ち〔図（δ）参照〕、第２図（ａ）図示と全く同様に
してＧａＡｓの基板１にｎ影領域１１とｐ影領域２１と
を形成する。
してＧａＡｓの基板１にｎ影領域１１とｐ影領域２１と
を形成する。
次いで〔図（ｂ）参照〕、ｐ影領域２１をｎ形にする不
純物例えばゲルマニウム（Ｇｅ）を成分にする電極材料
例えばＡｕＧｅ・＾Ｕの二層構成でｐ影領域２１上にゲ
ート電極２５ａをまたｎ影領域１１上にソース電極１３
とドレイン電極１４とを同時に形成する。この電極材料
はとりもなおさずｎ影領域１１にオーミック接触する材
料でもある。
純物例えばゲルマニウム（Ｇｅ）を成分にする電極材料
例えばＡｕＧｅ・＾Ｕの二層構成でｐ影領域２１上にゲ
ート電極２５ａをまたｎ影領域１１上にソース電極１３
とドレイン電極１４とを同時に形成する。この電極材料
はとりもなおさずｎ影領域１１にオーミック接触する材
料でもある。
この後、ｐ影領域２１のゲート電極２５ａとの接合部に
上記不純物を拡散させてｎ形のゲート２２ａを形成する
と同時にｎ影領域１１のソース電極１３およびドレイン
電極１４との接合部を合金化させる熱処理を施す。この
熱処理で形成されるゲート２２ａはｐ影領域２１に対し
てＰ−Ｎ接合を形成し、ソース電極１３およびドレイン
電極１４はｎ影領域１１に対してオーミック接触する。
上記不純物を拡散させてｎ形のゲート２２ａを形成する
と同時にｎ影領域１１のソース電極１３およびドレイン
電極１４との接合部を合金化させる熱処理を施す。この
熱処理で形成されるゲート２２ａはｐ影領域２１に対し
てＰ−Ｎ接合を形成し、ソース電極１３およびドレイン
電極１４はｎ影領域１１に対してオーミック接触する。
電極材料が上記ＡｕＧｅ−Ａｕの場合の熱処理条件は、
約４５０℃、約１．５分でよい。
約４５０℃、約１．５分でよい。
次いで〔図（Ｃ）参照〕、ｎ影領域１１をｐ形にする不
純物例えば亜鉛（Ｚｎ）を成分にする電極材料例えばＡ
ｕＺｎ・＾Ｕの二層構成でｎ影領域１１上にゲート電極
１５ａをまたｐ影領域２１上にソース電極２３とドレイ
ン電極２４とを同時に形成する。この電極材料はとりも
なおさずｐ影領域２Ｉにオーミック接触する材料でもあ
る。
純物例えば亜鉛（Ｚｎ）を成分にする電極材料例えばＡ
ｕＺｎ・＾Ｕの二層構成でｎ影領域１１上にゲート電極
１５ａをまたｐ影領域２１上にソース電極２３とドレイ
ン電極２４とを同時に形成する。この電極材料はとりも
なおさずｐ影領域２Ｉにオーミック接触する材料でもあ
る。
この後、図中）図示の場合と同様に、ゲート電極１５ａ
の接合部にｐ形のゲート１２ａを形成すると同時にソー
ス電極２３およびドレイン電極２４の接合部を合金化さ
せる熱処理を施す。この熱処理で形成されるゲート１２
ａはｎ影領域１１に対してＰ−Ｎ接合を形成し、ソース
電極２３およびドレイン電極２４はｐ影領域２１に対し
てオーミック接触する。電極材料が上記ＡｕＺｎ・Ａｕ
の場合の熱処理条件は、約３５０℃、約１．５分でよい
。この熱処理は、図中）図示の際の熱処理より処理温度
が低いのでゲート２２ａに悪影響を及ぼすことはない。
の接合部にｐ形のゲート１２ａを形成すると同時にソー
ス電極２３およびドレイン電極２４の接合部を合金化さ
せる熱処理を施す。この熱処理で形成されるゲート１２
ａはｎ影領域１１に対してＰ−Ｎ接合を形成し、ソース
電極２３およびドレイン電極２４はｐ影領域２１に対し
てオーミック接触する。電極材料が上記ＡｕＺｎ・Ａｕ
の場合の熱処理条件は、約３５０℃、約１．５分でよい
。この熱処理は、図中）図示の際の熱処理より処理温度
が低いのでゲート２２ａに悪影響を及ぼすことはない。
かくして、第２図＋ｅ）図示と同様なＮチャネルとＰチ
ャネルのＦＥＴが、従来より工程数を低減した上にゲー
トとゲート電極との位置合わせを不要にして形成される
。
ャネルのＦＥＴが、従来より工程数を低減した上にゲー
トとゲート電極との位置合わせを不要にして形成される
。
この後は〔図＋ｄ）参照〕、第２図（ｆ１図示と同様に
、通常の方法で配線２を形成してコンプリメンタリ回路
を形成することが出来る。
、通常の方法で配線２を形成してコンプリメンタリ回路
を形成することが出来る。
なお、本発明の構成による製造方法は、ゲートの接合面
がＰ−Ｎ接合で形成可能なＦＥＴであるならば、上記実
施例で示したもの以外のＦＥＴ例えばヘテロ接合型ＰＥ
Ｔにも通用可能である。
がＰ−Ｎ接合で形成可能なＦＥＴであるならば、上記実
施例で示したもの以外のＦＥＴ例えばヘテロ接合型ＰＥ
Ｔにも通用可能である。
以上説明したように、本発明の構成による製造方法によ
れば、コンプリメンタリ回路形成の化合物半導体ＦＥＴ
の形成において、従来より工程数が低減する上にゲート
とゲート電極との位置合わせが不要になり、歩留りの向
上と共に製造コストの低減を可能にさせる効果がある。
れば、コンプリメンタリ回路形成の化合物半導体ＦＥＴ
の形成において、従来より工程数が低減する上にゲート
とゲート電極との位置合わせが不要になり、歩留りの向
上と共に製造コストの低減を可能にさせる効果がある。
図面において、
第１図（ａ）〜（ｄｌはコンプリメンタリ回路を構成す
る化合物半導体ＦＩＴ形成の本発明の製造方法による一
実施例を示す工程順側断面図、第２図（ａ）〜（ｆ）は
同じ〈従来の製造方法による代表例を示す工程順側断面
図である。 また、図中において、 ｌは半絶縁性ＧａＡｓ基板、２は配線、１１はｎ影領域
、 ２１はｐ影領域、１２．１２ａはｐ形ゲート
、２２．２２ａはｎ形ゲート、１３．２３はソース電極
、 １４．２４はドレイン電極、１５．１５ａ 、 ２
５．２５ａは ゲート電極、 をそれぞれ示す。 ＄Ｉ ■ 羊２回
る化合物半導体ＦＩＴ形成の本発明の製造方法による一
実施例を示す工程順側断面図、第２図（ａ）〜（ｆ）は
同じ〈従来の製造方法による代表例を示す工程順側断面
図である。 また、図中において、 ｌは半絶縁性ＧａＡｓ基板、２は配線、１１はｎ影領域
、 ２１はｐ影領域、１２．１２ａはｐ形ゲート
、２２．２２ａはｎ形ゲート、１３．２３はソース電極
、 １４．２４はドレイン電極、１５．１５ａ 、 ２
５．２５ａは ゲート電極、 をそれぞれ示す。 ＄Ｉ ■ 羊２回
Claims (1)
- 半絶縁性化合物半導体の表面に一導電型領域と逆導電型
領域とを形成する工程と、該一導電型領域を逆導電型に
する不純物を成分にした合金で該一導電型領域上のゲー
ト電極ならびに該逆導電型領域上のソース電極およびド
レイン電極を形成する工程と、該ゲート電極の接合部に
Ｐ−Ｎ接合を形成すると同時に該ソース電極およびドレ
イン電極の接合部を合金化する熱処理工程とを含んで、
コンプリメンタリ回路形式の電界効果トランジスタを形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276024A JPS61150380A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276024A JPS61150380A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150380A true JPS61150380A (ja) | 1986-07-09 |
Family
ID=17563727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276024A Pending JPS61150380A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150380A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160731A (ja) * | 1989-11-18 | 1991-07-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2002059972A1 (fr) * | 2001-01-23 | 2002-08-01 | Sony Corporation | Dispositif semi-conducteur et procédé de fabrication |
| US7589386B2 (en) | 2001-01-23 | 2009-09-15 | Sony Corporation | Semiconductor device and manufacturing method thereof |
-
1984
- 1984-12-25 JP JP59276024A patent/JPS61150380A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160731A (ja) * | 1989-11-18 | 1991-07-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2002059972A1 (fr) * | 2001-01-23 | 2002-08-01 | Sony Corporation | Dispositif semi-conducteur et procédé de fabrication |
| KR100805647B1 (ko) * | 2001-01-23 | 2008-02-26 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| US7589386B2 (en) | 2001-01-23 | 2009-09-15 | Sony Corporation | Semiconductor device and manufacturing method thereof |
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