JPS6095973A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6095973A JPS6095973A JP58204009A JP20400983A JPS6095973A JP S6095973 A JPS6095973 A JP S6095973A JP 58204009 A JP58204009 A JP 58204009A JP 20400983 A JP20400983 A JP 20400983A JP S6095973 A JPS6095973 A JP S6095973A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にＮ字形負性抵抗素子を負荷と
するインバータ回路を備えて、高速かつ低消費電力化が
達成される半導体装置に関する。
するインバータ回路を備えて、高速かつ低消費電力化が
達成される半導体装置に関する。
（ｂｌ 技術の背景
電子δ１算機などの性能の一層の向上を志向して半導体
装置の高速化、低消費電力化が推進されている。この目
的に沿って現在主流をなしているシリコン（８１）より
キャリアの移動度が」こ太きし１砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用し）るトランジスタが多数
提案されている。化合物半導体を用いるトランジスタと
しては電界効果トランジスタ（以下ＦＥＴと略称する）
がその製造工程がバイポーラトランジスタより簡午であ
るなどの理由によって現在主流をなしており、特にシｗ
ットキーパリア形ＦＥＴが多く行なわれている。
装置の高速化、低消費電力化が推進されている。この目
的に沿って現在主流をなしているシリコン（８１）より
キャリアの移動度が」こ太きし１砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用し）るトランジスタが多数
提案されている。化合物半導体を用いるトランジスタと
しては電界効果トランジスタ（以下ＦＥＴと略称する）
がその製造工程がバイポーラトランジスタより簡午であ
るなどの理由によって現在主流をなしており、特にシｗ
ットキーパリア形ＦＥＴが多く行なわれている。
は
従来の構造の８１もしく槍ＧａＡｓ等の半導体装置にお
いては、キャリアは不純物イオンが存在している半導体
空間内を移動する。この移動に際しると不純物イオンに
よる散乱の確率が大きくなり、キャリアの移動度はこれ
によって制限される。
いては、キャリアは不純物イオンが存在している半導体
空間内を移動する。この移動に際しると不純物イオンに
よる散乱の確率が大きくなり、キャリアの移動度はこれ
によって制限される。
この不純物散乱効果を排除するために、不純物が添加さ
れる領域とキャリアが移動する領域とをペテロ接合界面
によって空間的に分離して、特に低温におけるキャリア
の移動度を増大せしめたヘテロ接合形電界効果トランジ
スタ（以下へテロ接金形ＦＥＴと略称する）によって−
１−の高速化が実現されている。
れる領域とキャリアが移動する領域とをペテロ接合界面
によって空間的に分離して、特に低温におけるキャリア
の移動度を増大せしめたヘテロ接合形電界効果トランジ
スタ（以下へテロ接金形ＦＥＴと略称する）によって−
１−の高速化が実現されている。
半導体集積回路装置の速度及び消費電力などの特性を改
善するためには以上説明した如きトランジスタ米子の改
善が先決問題であるが、トランジスタ以外の素子の改善
も同時に行なう必要がある。
善するためには以上説明した如きトランジスタ米子の改
善が先決問題であるが、トランジスタ以外の素子の改善
も同時に行なう必要がある。
（ｃ） 従来技術と問題点
トランジスタ回路の基本的な１例としてインバータ回路
があげられる。第１図（ａ）において１はドライバであ
るエンハンスメントモードのＦＥＴ。
があげられる。第１図（ａ）において１はドライバであ
るエンハンスメントモードのＦＥＴ。
２は負荷素子であるディプリーシいンモードのＦＥＴで
あって、ＦＥＴＩのゲート入力信号に対して反転した出
力信号が得られる。
あって、ＦＥＴＩのゲート入力信号に対して反転した出
力信号が得られる。
ＦＥＴＩ及び２にヘテロ接合形ＦＥＴを用いたインバー
タ回路の動作特性の例を第１図（ｂ）に示す。
タ回路の動作特性の例を第１図（ｂ）に示す。
図において横軸はＦＥＴ１のドレイン眼圧ＶＤＩ＋。
縦軸はそのドレイン電流Ｉｎを表わす。
りの過渡応答は矢印で示す径路をたどり、例えばＶｏｓ
＝０．３ ［Ｖ］、Ｉｎ’＝２．５ ［ｍＡ’）（７）
状態気Ｏ＃となる。このインバータの応答速度を高くす
ることは次段ゲートを充電する過渡１を流を増大すれば
可能であるが、他方インバータの消費電力を低減するた
めには、％Ｏ“状態における′は力（ＩｎｘＶｎｇ）を
所定の電源電圧ｖＤＤにおりて低減することが必要であ
る。
＝０．３ ［Ｖ］、Ｉｎ’＝２．５ ［ｍＡ’）（７）
状態気Ｏ＃となる。このインバータの応答速度を高くす
ることは次段ゲートを充電する過渡１を流を増大すれば
可能であるが、他方インバータの消費電力を低減するた
めには、％Ｏ“状態における′は力（ＩｎｘＶｎｇ）を
所定の電源電圧ｖＤＤにおりて低減することが必要であ
る。
しかしながら充ｗ、ｒＭ、流を増加すれば亀０“状態の
電流及び電圧も増加するために高速化と低消費電力化と
は両立せず、これらを同時に達成することは一般的に不
可能である。この様に消デｒｄ力の低減が制約されるた
めに集積度の増大もまた制約されて、前記の矛盾を解決
する新しいインバータ回路構成が要望されている。
電流及び電圧も増加するために高速化と低消費電力化と
は両立せず、これらを同時に達成することは一般的に不
可能である。この様に消デｒｄ力の低減が制約されるた
めに集積度の増大もまた制約されて、前記の矛盾を解決
する新しいインバータ回路構成が要望されている。
（ｄ） 発明の目的
本発明は前記問題を解決して、高速、低消＊電力で動作
するインバータ回路を備える半導体装置を提供すること
を目的とする。
するインバータ回路を備える半導体装置を提供すること
を目的とする。
（ｅ） 発明の構成
本発明の前記目的は、半導体基板上にトランジスタ素子
をドライバとしＮ字形負性抵抗素子を負荷とするインバ
ータ回路を備えてなる半導体装置により速成される。
をドライバとしＮ字形負性抵抗素子を負荷とするインバ
ータ回路を備えてなる半導体装置により速成される。
前記Ｎ字形負性抵抗素子として、量子井戸層とバリア層
とを備えて該バリア層の共鳴トンネル効果によってＮ字
形負性抵抗特性が得られる素子を用いることにより、負
荷特性を制御して該半導体装置が容易に工業的に製造さ
れる。
とを備えて該バリア層の共鳴トンネル効果によってＮ字
形負性抵抗特性が得られる素子を用いることにより、負
荷特性を制御して該半導体装置が容易に工業的に製造さ
れる。
第２図（ａ）は本発明によるインバータ回路を示し、１
１はドライバであるエンハンスメントモードのＦＥＴ、
１２はＮ字形負性抵抗素子である。
１はドライバであるエンハンスメントモードのＦＥＴ、
１２はＮ字形負性抵抗素子である。
また第２図（ｂ）はこのインバータ回路の動作特性の例
を示し、ドライバは先に第１図（ｂ）に示した従来例と
同等である。
を示し、ドライバは先に第１図（ｂ）に示した従来例と
同等である。
本発明によるインバータ回路の負荷曲線は第２図（ｂ）
中して示す如き形状となる。Ｖｏｓ＝Ｖｏｏ。
中して示す如き形状となる。Ｖｏｓ＝Ｖｏｏ。
Ｉ ｎ ＝ Ｏの状態％１“から状態ＳＯ＃にスイッチ
ングす名際の過渡応答は矢印で示す径路をたどり、先に
第１図（ｂ）に示した例と同一のドライバ静特性曲線と
負荷曲線りとの交点で示される状態−〇“に到るが、こ
の状態１０〃における電流ＩＤ及び電圧Ｖｏｓ。
ングす名際の過渡応答は矢印で示す径路をたどり、先に
第１図（ｂ）に示した例と同一のドライバ静特性曲線と
負荷曲線りとの交点で示される状態−〇“に到るが、こ
の状態１０〃における電流ＩＤ及び電圧Ｖｏｓ。
従って電力ＩｎＸＶｏｓは前記従来例より遥に低減され
て、消費電力は１／１０程度以下となる。
て、消費電力は１／１０程度以下となる。
以上の説明はドライバ側の条件、従りて充′ｉｖＬ屯流
を変えることなく消費電力を従来より低減する例を示し
ているが、ドライバ側の条件を変えて消費電力と応答速
度との最適化を行なうことも可能である。
を変えることなく消費電力を従来より低減する例を示し
ているが、ドライバ側の条件を変えて消費電力と応答速
度との最適化を行なうことも可能である。
（ｆ） 発明の実施例
以下本発明を実施例により更に具体的に説明するＯ
第３図（ａ）及び（ｂｌは本発明の第１の実施例を示す
断面図である。本実施例においては第３図（ａ）に示す
如き半導体基体を用いる。
断面図である。本実施例においては第３図（ａ）に示す
如き半導体基体を用いる。
図において、２１は半絶縁性ＧａＡｓ基板であり、該基
板上に下記の半導体層２２乃至２８か分子線ビームエピ
タキシャル成長方法なとによって１１６次層 厚さ ド
址洟度 Ｘ値 ［ｎｍ） Ｃ６ｎ−］ ２８ ５０ １ＸＩＯ１ｏ０ ２７ ５ ２Ｘ１０” ０．３ ２６ ４ １ＸＩＯ” ０ ２５ ５ ２ＸＩＯ” ０．３ ２４ ５０ ２Ｘ１０１ｓ０ ２３ ａｏ ２ｘｌＯ” ０．３ ２２ ６００ ７ンド〜グ 〇 ただし各数値は１例を示し、ドナー不純物はシリコン（
Ｓｔ）である。またＸ値０は該半導体層がＧａＡｓより
なるζ♂、Ｘ値０．３は該半導体層か砒化アルミニウム
ガリウム（ＡｔｘＧａｓ−ｘＡｓ）よすｆ、にリアルミ
ニウム（Ａ ｔ）の組成比Ｘ中０，３であることを示す
。なお２９はＧ ａ Ａ ｓ層２２のｎ型Ａ剪ａＡＢ層
２３との界面近傍に生ずる２次元電子ガスである。
板上に下記の半導体層２２乃至２８か分子線ビームエピ
タキシャル成長方法なとによって１１６次層 厚さ ド
址洟度 Ｘ値 ［ｎｍ） Ｃ６ｎ−］ ２８ ５０ １ＸＩＯ１ｏ０ ２７ ５ ２Ｘ１０” ０．３ ２６ ４ １ＸＩＯ” ０ ２５ ５ ２ＸＩＯ” ０．３ ２４ ５０ ２Ｘ１０１ｓ０ ２３ ａｏ ２ｘｌＯ” ０．３ ２２ ６００ ７ンド〜グ 〇 ただし各数値は１例を示し、ドナー不純物はシリコン（
Ｓｔ）である。またＸ値０は該半導体層がＧａＡｓより
なるζ♂、Ｘ値０．３は該半導体層か砒化アルミニウム
ガリウム（ＡｔｘＧａｓ−ｘＡｓ）よすｆ、にリアルミ
ニウム（Ａ ｔ）の組成比Ｘ中０，３であることを示す
。なお２９はＧ ａ Ａ ｓ層２２のｎ型Ａ剪ａＡＢ層
２３との界面近傍に生ずる２次元電子ガスである。
第３図（ｂ）は前記半導体基体にエンハンスメントモー
ドのへテロ接合形ＦＥＴ（図中の範囲Ａ）とＮ字形負性
抵抗素子（図中の範囲Ｂ）とを形成した状態を示す。
ドのへテロ接合形ＦＥＴ（図中の範囲Ａ）とＮ字形負性
抵抗素子（図中の範囲Ｂ）とを形成した状態を示す。
ヘテロ接合形ＦＥＴには、ｎ Ｌ１２ ＡｔＧａＡｓ
Ｊｆｌ ２３にショットキー接合するグー１４ｇ４ｉＩ
ｉ３０々、ｎ型ＧａＡｓＪ１２Ｂ上に設けられて２次元
軍５子ガス２９に達する合金領域３１Ａが形成されたソ
ース１ニ極３１とを備えているが、これらは従来上回等
である。これに対してドレイン電極３２はＮ字形負性抵
抗素子との接続及び出力パッドを兼ねて、ｎ型ＧａＡｓ
層２８及び選択的に表出させたｎ型ＧａＡｓｊ輯２４に
接して設けられて、２次元−，子カス２９に達する合金
領域３２Ａが形成されている。
Ｊｆｌ ２３にショットキー接合するグー１４ｇ４ｉＩ
ｉ３０々、ｎ型ＧａＡｓＪ１２Ｂ上に設けられて２次元
軍５子ガス２９に達する合金領域３１Ａが形成されたソ
ース１ニ極３１とを備えているが、これらは従来上回等
である。これに対してドレイン電極３２はＮ字形負性抵
抗素子との接続及び出力パッドを兼ねて、ｎ型ＧａＡｓ
層２８及び選択的に表出させたｎ型ＧａＡｓｊ輯２４に
接して設けられて、２次元−，子カス２９に達する合金
領域３２Ａが形成されている。
Ｎ字形負性抵抗素子はｎ型ＧａＡｓ１脅２６を針子井戸
層としこれを挾むｎ型ＡｔＧａＡｓｔ＃２５及び２７を
７９７層として構成され、ｎ型ＧａＡｓＭ１２４を介し
て前記ドレイン電極３２に接続され、曲刃ｎ型ＧａＡｓ
ｌｍ２Ｂを介して電源ライン３３に接続される。ｍ源う
イン３３はｎ型ＧａＡｓ ）＊ ２ Ｂとオーミック接
触するが、ソース電極３１及びドレイン電極３２より後
に形成しシンター法などを適月１して・ ｎ型ＡｔＱａ
Ａｓバリア層２７に達する曾金領域の形成を防止する。
層としこれを挾むｎ型ＡｔＧａＡｓｔ＃２５及び２７を
７９７層として構成され、ｎ型ＧａＡｓＭ１２４を介し
て前記ドレイン電極３２に接続され、曲刃ｎ型ＧａＡｓ
ｌｍ２Ｂを介して電源ライン３３に接続される。ｍ源う
イン３３はｎ型ＧａＡｓ ）＊ ２ Ｂとオーミック接
触するが、ソース電極３１及びドレイン電極３２より後
に形成しシンター法などを適月１して・ ｎ型ＡｔＱａ
Ａｓバリア層２７に達する曾金領域の形成を防止する。
或いは電源ライン３３はゲート電極３０と同時に形成し
てもよい。
てもよい。
次ｌこ第４１望は本発明の第２の実施例を示す断面図で
ある。本実ｈｉＱ ９！ｌに用いる半導体基体は□ｉｆ
Ｊｆｌの実ＪＡ列とは最上層か異なり、その厚さが３０
０［ｎｍ：１１１度であるｎ型ＧａＡｓ層２８Ａとして
いる。
ある。本実ｈｉＱ ９！ｌに用いる半導体基体は□ｉｆ
Ｊｆｌの実ＪＡ列とは最上層か異なり、その厚さが３０
０［ｎｍ：１１１度であるｎ型ＧａＡｓ層２８Ａとして
いる。
なおドナー不純物濃度は例えば２ Ｘ １０”［ｚ〜り
程度に低下させてもよい。
程度に低下させてもよい。
本実施例においては、ヘテロ接合形ＦＥＴのソース電極
３１、前記第１の実施例と同様の燵能を兼ねるドレイン
電極３２は半導体／＋１２８乃至２５を除去してｎ型Ｇ
ａＡｓ１ｆｉ２４上に設けている。この様にソース電極
３１及びドレイン電４！ｊ ３２から２次元ｐ罠子ガス
２９までの距離を電源ライン３３が接するｎ型ＧＩＩＡ
！ｌ ＩＩ ２８ Ａの厚さより充分に小さくすること
によって、これらのオーミック接触する電極、配線を前
記第１の実施例と同様に従来技術により、列えは金ゲル
マニウム／金（ＡｕＧｅ／Ａｕ）を用いて同時Ｉこ設け
、合金化加熱処理を施して合金領域３１Ａ、３２Ａ及び
３３Ａを形成しても、合金領域Ａ３Ａはｎ型ＡｔＧａＡ
ｓバリアＩ□Ｎ ２７に達せずＮ字形負性抵抗素子は破
壊されない。
３１、前記第１の実施例と同様の燵能を兼ねるドレイン
電極３２は半導体／＋１２８乃至２５を除去してｎ型Ｇ
ａＡｓ１ｆｉ２４上に設けている。この様にソース電極
３１及びドレイン電４！ｊ ３２から２次元ｐ罠子ガス
２９までの距離を電源ライン３３が接するｎ型ＧＩＩＡ
！ｌ ＩＩ ２８ Ａの厚さより充分に小さくすること
によって、これらのオーミック接触する電極、配線を前
記第１の実施例と同様に従来技術により、列えは金ゲル
マニウム／金（ＡｕＧｅ／Ａｕ）を用いて同時Ｉこ設け
、合金化加熱処理を施して合金領域３１Ａ、３２Ａ及び
３３Ａを形成しても、合金領域Ａ３Ａはｎ型ＡｔＧａＡ
ｓバリアＩ□Ｎ ２７に達せずＮ字形負性抵抗素子は破
壊されない。
以上説明したドライバをゲート長ＬＧキ１〔μｆｆ１）
。
。
ゲート幅Ｌｗ中２０〔μｍ〕のへテロ接合形ＦＥＴとし
て、ディプリーションモードのへテロ接合形ＦＥＴを負
荷素子とする従来構造のインバータ回路の応答（伝達遅
延）時間ｔｐｄ中２０（１）ｓ）、消費電力Ｐ ＝ １
［ｍｔｖ）程度以下であるのに対して、前記第２の実
施例においてはｔｐｄキ１８（μｍ〕、Ｐ＝ ０．１
（ｍｗ′３程度以下の結果が得られて本発明の効果が確
昭された。
て、ディプリーションモードのへテロ接合形ＦＥＴを負
荷素子とする従来構造のインバータ回路の応答（伝達遅
延）時間ｔｐｄ中２０（１）ｓ）、消費電力Ｐ ＝ １
［ｍｔｖ）程度以下であるのに対して、前記第２の実
施例においてはｔｐｄキ１８（μｍ〕、Ｐ＝ ０．１
（ｍｗ′３程度以下の結果が得られて本発明の効果が確
昭された。
以上説明した実施例において共鳴トンネル効果によるＮ
字形負性抵抗素子を利用しているか、本素子はｐ−ｎＪ
ｆｊ合を用いるＮ字形負性抵抗素子に比較して、その特
性を設計して工業的に実現することができ、かつ化合物
半導体装１音の製造プロセスに容易に繰入れることがで
きるという利点を有する。
字形負性抵抗素子を利用しているか、本素子はｐ−ｎＪ
ｆｊ合を用いるＮ字形負性抵抗素子に比較して、その特
性を設計して工業的に実現することができ、かつ化合物
半導体装１音の製造プロセスに容易に繰入れることがで
きるという利点を有する。
また前記実施例はドライバにヘテロ接合形ＦＥＴを用い
ているが、不純物の空間的分離を行なゎない従来槽造の
ＦＥＴ素子をドライバに用いるインバータ回路について
も本発明は同様の効果を与える０ （ｇ） 発１男の効果 以上説明した如く本発明によれば、インバータ回路の高
速つ）つ低消費電力化を大幅に推進することが可能とな
り、集積度の向上も可能となって、市、子計賓−機等の
性能の向上に大きく寄与する。
ているが、不純物の空間的分離を行なゎない従来槽造の
ＦＥＴ素子をドライバに用いるインバータ回路について
も本発明は同様の効果を与える０ （ｇ） 発１男の効果 以上説明した如く本発明によれば、インバータ回路の高
速つ）つ低消費電力化を大幅に推進することが可能とな
り、集積度の向上も可能となって、市、子計賓−機等の
性能の向上に大きく寄与する。
第１ ｒｄｌ（ａ）はインバータ回路の従来側を示す回
路図、同図（ｂｌはその動作特性を示す図、第２図（ａ
ｌは本発明によるインバータ回路を示す回路図、同図（
ｂ）はその動作特性を示す図、Ｗ２Ｂ５図（ａｔ、 （
ｂ）及び第４図は本発明の実施例を示す断ｊｆｕ図であ
る。 １７４において、１１はドライバであるＦＥＴ、１２２
８及び２８Ａはｎ ＷＧａＡｓ Ｉｌ、２９は２次元電
子ガス、３０はゲート電極、３１はソース電極。 ３２はドレイン社極、３３は電源ライン、３１Ａ。 ３２Ａ及び３３Ａは合金領域を示す。 牟 １ 図 （ト） 亭 ２ 目 （ｂ）
路図、同図（ｂｌはその動作特性を示す図、第２図（ａ
ｌは本発明によるインバータ回路を示す回路図、同図（
ｂ）はその動作特性を示す図、Ｗ２Ｂ５図（ａｔ、 （
ｂ）及び第４図は本発明の実施例を示す断ｊｆｕ図であ
る。 １７４において、１１はドライバであるＦＥＴ、１２２
８及び２８Ａはｎ ＷＧａＡｓ Ｉｌ、２９は２次元電
子ガス、３０はゲート電極、３１はソース電極。 ３２はドレイン社極、３３は電源ライン、３１Ａ。 ３２Ａ及び３３Ａは合金領域を示す。 牟 １ 図 （ト） 亭 ２ 目 （ｂ）
Claims (2)
- （１）半導体基板上にトランジスタ素子をドライバとし
Ｎ字形負性抵抗素子を負荷とするインバータ回路を備え
てなることを特徴とする半導体装置。 - （２）前記Ｎ字形負性抵抗素子が１．子井戸層とバリア
層とを備えて、該バリア層のトンネル効果によって負荷
特性が得られることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204009A JPS6095973A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204009A JPS6095973A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095973A true JPS6095973A (ja) | 1985-05-29 |
Family
ID=16483255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204009A Pending JPS6095973A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963948A (en) * | 1986-12-20 | 1990-10-16 | Fujitsu Limited | Semiconductor device having level shift diode |
| KR100548047B1 (ko) * | 1996-12-25 | 2007-11-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 전계효과트랜지스터 |
-
1983
- 1983-10-31 JP JP58204009A patent/JPS6095973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963948A (en) * | 1986-12-20 | 1990-10-16 | Fujitsu Limited | Semiconductor device having level shift diode |
| KR100548047B1 (ko) * | 1996-12-25 | 2007-11-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 전계효과트랜지스터 |
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