JP2940308B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2940308B2 JP2940308B2 JP4172248A JP17224892A JP2940308B2 JP 2940308 B2 JP2940308 B2 JP 2940308B2 JP 4172248 A JP4172248 A JP 4172248A JP 17224892 A JP17224892 A JP 17224892A JP 2940308 B2 JP2940308 B2 JP 2940308B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧素子と低耐圧素
子とを集積形成してなる半導体装置およびその製造方法
に関する。
子とを集積形成してなる半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】低耐圧素子からなる制御回路と基板表面
から裏面に電流経路を持つ高耐圧素子をモノリシックに
集積化したパワーデバイス構造は、高耐圧素子の電流容
量を大きくできるために大電流制御用デバイスとして注
目されている。このデバイスでは低耐圧素子と高耐圧素
子の間の絶縁が重要であり、従来からｐｎ接合分離ある
いは誘電体分離等の素子分離技術がよく知られている。
しかし、誘電体分離構造は、確実に電気的分離を行うこ
とができる反面、基板表面から裏面に電流経路をもつ高
耐圧素子を作製することが困難であるという問題がある
ために、誘電体分離構造は従来から電流が基板の横方向
に流れる比較的に小電流の高耐圧デバイスに用いられて
きた。一方、ｐｎ接合分離構造を用いると電流を基板に
垂直に流す大電流の高耐圧素子構造の作製が可能であ
る。以下にこのｐｎ接合分離を用いたモノリシック高耐
圧回路素子構造の説明を行い、続いてこの欠点を述べ
る。
から裏面に電流経路を持つ高耐圧素子をモノリシックに
集積化したパワーデバイス構造は、高耐圧素子の電流容
量を大きくできるために大電流制御用デバイスとして注
目されている。このデバイスでは低耐圧素子と高耐圧素
子の間の絶縁が重要であり、従来からｐｎ接合分離ある
いは誘電体分離等の素子分離技術がよく知られている。
しかし、誘電体分離構造は、確実に電気的分離を行うこ
とができる反面、基板表面から裏面に電流経路をもつ高
耐圧素子を作製することが困難であるという問題がある
ために、誘電体分離構造は従来から電流が基板の横方向
に流れる比較的に小電流の高耐圧デバイスに用いられて
きた。一方、ｐｎ接合分離構造を用いると電流を基板に
垂直に流す大電流の高耐圧素子構造の作製が可能であ
る。以下にこのｐｎ接合分離を用いたモノリシック高耐
圧回路素子構造の説明を行い、続いてこの欠点を述べ
る。
【０００３】ｐｎ接合分離構造を用いて高耐圧回路とＣ
ＭＯＳ低耐圧回路を集積形成した従来構造を図４に示
す。このような構造は例えば特公平３−６５０２５号公
報に記載されている。まず高耐圧回路を説明を行う。４
３はＮ+ ドレイン低抵抗領域、４４はＮ- ドレイン高抵
抗領域、４８はＰボディ、４９はＮ+ ソース電極、４７
はゲート電極である。
ＭＯＳ低耐圧回路を集積形成した従来構造を図４に示
す。このような構造は例えば特公平３−６５０２５号公
報に記載されている。まず高耐圧回路を説明を行う。４
３はＮ+ ドレイン低抵抗領域、４４はＮ- ドレイン高抵
抗領域、４８はＰボディ、４９はＮ+ ソース電極、４７
はゲート電極である。
【０００４】次にＭＯＳ低耐圧回路の説明を行う。５０
はＣＭＯＳトランジスタが形成されるＮ- 領域、５１は
Ｐウェル、５３ａおよび５３ｂはＰウェル内部に形成さ
れるＮチャンネル型ＭＯＳＦＥＴのＮ+ ソースおよびＮ
+ ドレイン、５２はＮチャンネルＦＥＴのゲート電極で
ある。また、５５ａおよび５５ｂはＰチャンネル型ＭＯ
ＳＦＥＴのＰ+ ソースおよびＰ+ ドレイン、５４はこの
ＰチャンネルＦＥＴのゲート電極である。一方、４５お
よび４６は、ＣＭＯＳ低電圧回路とＭＯＳＦＥＴ高耐圧
回路をｐｎ接合分離構造により電気的に分離するための
Ｐ領域およびＰ+ 領域である。このようにｐｎ接合分離
構造を用いることにより、基板表面から裏面に電流が流
れる高耐圧回路素子とこの制御を行う低耐圧回路素子を
同一基板上に集積形成することができる。
はＣＭＯＳトランジスタが形成されるＮ- 領域、５１は
Ｐウェル、５３ａおよび５３ｂはＰウェル内部に形成さ
れるＮチャンネル型ＭＯＳＦＥＴのＮ+ ソースおよびＮ
+ ドレイン、５２はＮチャンネルＦＥＴのゲート電極で
ある。また、５５ａおよび５５ｂはＰチャンネル型ＭＯ
ＳＦＥＴのＰ+ ソースおよびＰ+ ドレイン、５４はこの
ＰチャンネルＦＥＴのゲート電極である。一方、４５お
よび４６は、ＣＭＯＳ低電圧回路とＭＯＳＦＥＴ高耐圧
回路をｐｎ接合分離構造により電気的に分離するための
Ｐ領域およびＰ+ 領域である。このようにｐｎ接合分離
構造を用いることにより、基板表面から裏面に電流が流
れる高耐圧回路素子とこの制御を行う低耐圧回路素子を
同一基板上に集積形成することができる。
【０００５】
【発明が解決しようとする課題】図４に示した構造の作
製は、まずＮ+ 基板４３にボロンを拡散してＰ領域４５
を形成した後、シリコンをエピタキシャル成長させＮ-
領域４４および５０の形成を行い、続いて４４および５
０の表面から４３の方向にボロンを深く拡散することを
行うことによってＰ領域４５に接続したＰ+ 領域４６の
形成が行われる。この際、Ｎ- 領域４４および５０の厚
さが１０μｍ程度のときには１１００℃の高温度下で５
時間程度の拡散を行うことによりＰ+ 領域４６とＰ領域
４５が接続した構造が得られるが、もしＮ- 領域４４お
よび５０の厚さが３０μｍであるときには、４０時間以
上の長い拡散時間が必要とされるという問題があった。
さらに、このような深い拡散では、拡散時間の長さの問
題に加えて、Ｐ+ 領域４６がＮ- 領域４４および５０の
内部で基板の横方向に広がるという問題が生じた。この
結果、高耐圧素子４１および低耐圧素子４２が形成され
るＮ- 領域４４および５０の面積が縮小されるために、
半導体装置の集積密度の向上の阻害が生じた。さらに、
Ｐ領域４５が長い拡散時間により４４および５０の基板
中に拡散するために、４４および５０の厚さが薄くなる
という問題も生じた。このため、所望のＮ- 領域４４お
よび５０の深さを最終的に得るためには、拡散の前のＮ
- 領域の厚さをかなり厚く作製しておくことが要求され
た。これにより、４４および５０の基板作製のためのエ
ピタキシャル成長時間がかなり長くなることに加えて、
４６を４５に接続させる拡散時間がさらに長くなるとい
う深刻なジレンマが起こった。
製は、まずＮ+ 基板４３にボロンを拡散してＰ領域４５
を形成した後、シリコンをエピタキシャル成長させＮ-
領域４４および５０の形成を行い、続いて４４および５
０の表面から４３の方向にボロンを深く拡散することを
行うことによってＰ領域４５に接続したＰ+ 領域４６の
形成が行われる。この際、Ｎ- 領域４４および５０の厚
さが１０μｍ程度のときには１１００℃の高温度下で５
時間程度の拡散を行うことによりＰ+ 領域４６とＰ領域
４５が接続した構造が得られるが、もしＮ- 領域４４お
よび５０の厚さが３０μｍであるときには、４０時間以
上の長い拡散時間が必要とされるという問題があった。
さらに、このような深い拡散では、拡散時間の長さの問
題に加えて、Ｐ+ 領域４６がＮ- 領域４４および５０の
内部で基板の横方向に広がるという問題が生じた。この
結果、高耐圧素子４１および低耐圧素子４２が形成され
るＮ- 領域４４および５０の面積が縮小されるために、
半導体装置の集積密度の向上の阻害が生じた。さらに、
Ｐ領域４５が長い拡散時間により４４および５０の基板
中に拡散するために、４４および５０の厚さが薄くなる
という問題も生じた。このため、所望のＮ- 領域４４お
よび５０の深さを最終的に得るためには、拡散の前のＮ
- 領域の厚さをかなり厚く作製しておくことが要求され
た。これにより、４４および５０の基板作製のためのエ
ピタキシャル成長時間がかなり長くなることに加えて、
４６を４５に接続させる拡散時間がさらに長くなるとい
う深刻なジレンマが起こった。
【０００６】
【課題を解決するための手段】本発明では以上の従来技
術の問題を解決するために、半導体基板上に高耐圧素子
と低耐圧素子とを同時に集積形成してなる半導体装置に
おいて、低耐圧素子と高耐圧素子間の底面側をｐｎ接合
分離構造とし、側面側を当該低耐圧素子と高耐圧素子の
底面側に行くに従って領域が増大する形状をもつ誘電体
によって分離された構造としたことを特徴とする半導体
装置が得られる。
術の問題を解決するために、半導体基板上に高耐圧素子
と低耐圧素子とを同時に集積形成してなる半導体装置に
おいて、低耐圧素子と高耐圧素子間の底面側をｐｎ接合
分離構造とし、側面側を当該低耐圧素子と高耐圧素子の
底面側に行くに従って領域が増大する形状をもつ誘電体
によって分離された構造としたことを特徴とする半導体
装置が得られる。
【０００７】また、本発明の構造を製造する方法とし
て、基板と異なる型の不純物層からなる絶縁層を設けた
一方の半導体基板と、エッチング溝により作製された島
状のシリコン領域の少なくとも一部に先の絶縁層と異な
る型の不純物層領域が設けられた、当該半導体基板と同
じ型の他方の半導体基板とを互いに張り合わせた後、他
方の半導体基板に設けた不純物を当該絶縁層の中を貫通
するまで拡散させ、この当該絶縁層の中に当該不純物が
貫通した構造をもつ領域に高耐圧素子を、また、この貫
通構造を持たない領域に低耐圧素子を作製することを特
徴とする半導体装置の製造方法が得られる。
て、基板と異なる型の不純物層からなる絶縁層を設けた
一方の半導体基板と、エッチング溝により作製された島
状のシリコン領域の少なくとも一部に先の絶縁層と異な
る型の不純物層領域が設けられた、当該半導体基板と同
じ型の他方の半導体基板とを互いに張り合わせた後、他
方の半導体基板に設けた不純物を当該絶縁層の中を貫通
するまで拡散させ、この当該絶縁層の中に当該不純物が
貫通した構造をもつ領域に高耐圧素子を、また、この貫
通構造を持たない領域に低耐圧素子を作製することを特
徴とする半導体装置の製造方法が得られる。
【０００８】本発明の半導体装置の構造では、低耐圧素
子と高耐圧素子との電気的分離を二通りの方法を用いて
行う。すなわち、ｐｎ接合分離により低耐圧素子と高耐
圧素子の上下方向の間の分離を行い、誘電体分離により
低耐圧素子と高耐圧素子の横方向の間の分離が行われ
る。上下方向にｐｎ接合分離を設けて電気的に分離する
ことにより、基板表面から裏面方向に電流が流れる大電
流用の高耐圧素子の形成が実現できる。また、横方向の
電気的分離のために設けられた誘電体分離は、低温下で
作製できるために従来例で必要とされた深い拡散工程を
必要としない。この結果、半導体装置の製造が容易にな
るとともに、ＰおよびＰ+ 領域の上下および横方向拡散
が無くなるためにデバイスの高密度化が実現できるとい
う著しい効果が生じる。
子と高耐圧素子との電気的分離を二通りの方法を用いて
行う。すなわち、ｐｎ接合分離により低耐圧素子と高耐
圧素子の上下方向の間の分離を行い、誘電体分離により
低耐圧素子と高耐圧素子の横方向の間の分離が行われ
る。上下方向にｐｎ接合分離を設けて電気的に分離する
ことにより、基板表面から裏面方向に電流が流れる大電
流用の高耐圧素子の形成が実現できる。また、横方向の
電気的分離のために設けられた誘電体分離は、低温下で
作製できるために従来例で必要とされた深い拡散工程を
必要としない。この結果、半導体装置の製造が容易にな
るとともに、ＰおよびＰ+ 領域の上下および横方向拡散
が無くなるためにデバイスの高密度化が実現できるとい
う著しい効果が生じる。
【０００９】
【実施例】以下に実施例を用いて本発明の構造および製
造方法の説明を行う。図１は本発明の一実施例を示す図
である。同図において図４の構成要素と同じ番号をもつ
ものは同じ構成要素を表すものであり、ここではこれら
の説明を省略する。
造方法の説明を行う。図１は本発明の一実施例を示す図
である。同図において図４の構成要素と同じ番号をもつ
ものは同じ構成要素を表すものであり、ここではこれら
の説明を省略する。
【００１０】図１の実施例に示された高耐圧素子４１お
よび低耐圧素子４２の間はＰ絶縁層１１を用いたｐｎ接
合分離により上下方向が電気的に分離されている。また
溝２３を用いた誘電体分離によって横方向の電気的な分
離が行われる。この溝２３は、酸化膜等の絶縁膜１およ
びポリシリコン等の埋め込み層２によって内部が充填さ
れているために、機械的にも強固となっている。高耐圧
素子４１はＰ絶縁層１１が設けられていない領域を通し
て大きな電流を流すことができる。また、低耐圧素子４
２はＰ絶縁層１１（ｐｎ接合分離）と溝２３（誘電体分
離）によって高耐圧素子４２と電気的に分離されてい
る。
よび低耐圧素子４２の間はＰ絶縁層１１を用いたｐｎ接
合分離により上下方向が電気的に分離されている。また
溝２３を用いた誘電体分離によって横方向の電気的な分
離が行われる。この溝２３は、酸化膜等の絶縁膜１およ
びポリシリコン等の埋め込み層２によって内部が充填さ
れているために、機械的にも強固となっている。高耐圧
素子４１はＰ絶縁層１１が設けられていない領域を通し
て大きな電流を流すことができる。また、低耐圧素子４
２はＰ絶縁層１１（ｐｎ接合分離）と溝２３（誘電体分
離）によって高耐圧素子４２と電気的に分離されてい
る。
【００１１】図２に図１の実施例を製造する方法の一実
施例を示す。まず、高耐圧素子のドレインとなるＮ+ シ
リコン基板４３の裏面に目合わせ用のマーク２１を設け
る。この目合わせマーク２１は、図２の例ではシリコン
基板４３にアルカリエッチング液によってＶ溝を作製し
た例を示した。この他に不純物の拡散等によっても目合
せマークを形成することが可能である。続いて、２１の
マークに目合わせを行いながら、目合わせマーク２１が
形成された主面と反対の面にＰ絶縁層１１を形成する
（図２（ａ））。この際、将来高耐圧素子が形成される
領域にはこの領域を保護膜で覆うことによりＰ絶縁層が
設けられないようにする。このように作製した基板の上
に、シリコン基板４３と同じ型の不純物を含むシリコン
膜をエピタキシャル成長させる。目合わせマーク２１に
目合わせを行った後、エピタキシャル成長シリコン膜２
２に溝２３の底面がＰ絶縁膜にするまで深くエッチング
を行なう（図２（ｂ））。このエッチングには、ＫＯ
Ｈ，ＥＤＰ，ヒドラジン等の異方性エッチング液を用い
ることができる。また、反応性イオンエッチング（ＲＩ
Ｅ）等の異方性ドライエッチング装置によっても溝２３
を形成することができる。この溝２３の側面に酸化膜、
窒化膜等によって絶縁膜１を設けた後、ポリシリコンを
堆積して溝を埋め込む。最後に、ポリシリコン膜を研磨
してエピタキシャルシリコン膜２２の面が現われるよう
にする（図２（Ｃ））。この後は、通常のＭＯＳあるい
はバイポーラプロセスを用いることにより、図１の構造
を製造することができる。
施例を示す。まず、高耐圧素子のドレインとなるＮ+ シ
リコン基板４３の裏面に目合わせ用のマーク２１を設け
る。この目合わせマーク２１は、図２の例ではシリコン
基板４３にアルカリエッチング液によってＶ溝を作製し
た例を示した。この他に不純物の拡散等によっても目合
せマークを形成することが可能である。続いて、２１の
マークに目合わせを行いながら、目合わせマーク２１が
形成された主面と反対の面にＰ絶縁層１１を形成する
（図２（ａ））。この際、将来高耐圧素子が形成される
領域にはこの領域を保護膜で覆うことによりＰ絶縁層が
設けられないようにする。このように作製した基板の上
に、シリコン基板４３と同じ型の不純物を含むシリコン
膜をエピタキシャル成長させる。目合わせマーク２１に
目合わせを行った後、エピタキシャル成長シリコン膜２
２に溝２３の底面がＰ絶縁膜にするまで深くエッチング
を行なう（図２（ｂ））。このエッチングには、ＫＯ
Ｈ，ＥＤＰ，ヒドラジン等の異方性エッチング液を用い
ることができる。また、反応性イオンエッチング（ＲＩ
Ｅ）等の異方性ドライエッチング装置によっても溝２３
を形成することができる。この溝２３の側面に酸化膜、
窒化膜等によって絶縁膜１を設けた後、ポリシリコンを
堆積して溝を埋め込む。最後に、ポリシリコン膜を研磨
してエピタキシャルシリコン膜２２の面が現われるよう
にする（図２（Ｃ））。この後は、通常のＭＯＳあるい
はバイポーラプロセスを用いることにより、図１の構造
を製造することができる。
【００１２】本発明の構造を製造する他の一実施例を図
３に示す。この製造方法では２枚のシリコン基板を使用
する。まず一方のシリコン基板３１を先に述べたように
して絶縁膜１およびポリシリコン２によって埋め込まれ
たＶ溝を作製する（図３（ａ））。続いてＶ溝が設けら
れた主面上に拡散層３２をイオン注入あるいは拡散によ
って作製する（図３（ｂ））。この拡散層３２はシリコ
ン基板３１と同じ型の不純物を含んでいる。もう一方の
シリコン基板４３の一方の主面に４３と異なる不純物を
含む拡散層３３を形成する。なお４３と３１のシリコン
基板は同じ型の不純物を含んだものである。この二つの
シリコン基板４３と３１を絶縁層３３とＶ溝が形成され
た面とを向かい合わせて接着する（図３（ｃ））。この
シリコン基板の接着にはシリコン直接接合の技術を使用
することができる。このようにして張り合わせたシリコ
ン基板を電気炉の中に置くことにより、拡散層３２を絶
縁層３３の中に拡散させる。この拡散は拡散層３２の底
面がシリコン基板４３に達するまで行なうことが必要で
ある。この結果、拡散層３２は図３（ｄ）に示すように
ドレイン貫通層３４となって、二つのシリコン基板の間
に電流を流すことができるようになる。この後、シリコ
ン基板３１を研磨してＶ溝の底面が現われるようにする
（図３（ｄ））。このようにして、高耐圧素子が形成さ
れる領域４４と低耐圧素子５０が形成される領域の電気
的な分離を作製することが可能となった。
３に示す。この製造方法では２枚のシリコン基板を使用
する。まず一方のシリコン基板３１を先に述べたように
して絶縁膜１およびポリシリコン２によって埋め込まれ
たＶ溝を作製する（図３（ａ））。続いてＶ溝が設けら
れた主面上に拡散層３２をイオン注入あるいは拡散によ
って作製する（図３（ｂ））。この拡散層３２はシリコ
ン基板３１と同じ型の不純物を含んでいる。もう一方の
シリコン基板４３の一方の主面に４３と異なる不純物を
含む拡散層３３を形成する。なお４３と３１のシリコン
基板は同じ型の不純物を含んだものである。この二つの
シリコン基板４３と３１を絶縁層３３とＶ溝が形成され
た面とを向かい合わせて接着する（図３（ｃ））。この
シリコン基板の接着にはシリコン直接接合の技術を使用
することができる。このようにして張り合わせたシリコ
ン基板を電気炉の中に置くことにより、拡散層３２を絶
縁層３３の中に拡散させる。この拡散は拡散層３２の底
面がシリコン基板４３に達するまで行なうことが必要で
ある。この結果、拡散層３２は図３（ｄ）に示すように
ドレイン貫通層３４となって、二つのシリコン基板の間
に電流を流すことができるようになる。この後、シリコ
ン基板３１を研磨してＶ溝の底面が現われるようにする
（図３（ｄ））。このようにして、高耐圧素子が形成さ
れる領域４４と低耐圧素子５０が形成される領域の電気
的な分離を作製することが可能となった。
【００１３】図３に示した実施例では拡散層３２を絶縁
層３３の中に拡散するために高温の処理が必要である。
しかし、この拡散の深さは、従来例と比べてはるかに浅
いものであるために、必要とされる拡散時間が短い。
層３３の中に拡散するために高温の処理が必要である。
しかし、この拡散の深さは、従来例と比べてはるかに浅
いものであるために、必要とされる拡散時間が短い。
【００１４】一方、図２の発明と比較して、絶縁層３３
のパターニングが不要であること、裏面の目合わせマー
クが入らないこと等のために、作製のプロセスが簡略化
される等の特徴がある。
のパターニングが不要であること、裏面の目合わせマー
クが入らないこと等のために、作製のプロセスが簡略化
される等の特徴がある。
【００１５】なお、上記の本発明の例ではシリコン基板
および回路が形成される基板をＮ型、絶縁層をＰ型とし
て説明したが、本発明はこれに限定されるものではな
い。すなわち、絶縁層がＮ型、シリコン基板および回路
形成基板がＰ型であっても本発明は有効である。また、
Ｖ溝を本実施例で示したように埋め込む必要もなく、内
部が中空の構造も本発明に含まれる。
および回路が形成される基板をＮ型、絶縁層をＰ型とし
て説明したが、本発明はこれに限定されるものではな
い。すなわち、絶縁層がＮ型、シリコン基板および回路
形成基板がＰ型であっても本発明は有効である。また、
Ｖ溝を本実施例で示したように埋め込む必要もなく、内
部が中空の構造も本発明に含まれる。
【００１６】
【発明の効果】本発明により、高耐圧素子と低耐圧素子
が電気的に分離された集積回路を製造することが可能と
なった。高耐圧素子は電流を基板に垂直に流すことがで
きるために、大きな電流の制御が必要である。また、低
耐圧素子と高耐圧素子は横方向が誘電体によって分離さ
れているために、従来のｐｎ接合分離に比べて寄生容量
が小さく優れた電気特性を示した。この結果、消費電力
の低減化と高速化が実現できた。さらに、従来例のよう
に、長時間の拡散工程を必要としないことから分離層の
横方向の拡散が抑えられるため、素子の寸法を小さくす
ることができた。
が電気的に分離された集積回路を製造することが可能と
なった。高耐圧素子は電流を基板に垂直に流すことがで
きるために、大きな電流の制御が必要である。また、低
耐圧素子と高耐圧素子は横方向が誘電体によって分離さ
れているために、従来のｐｎ接合分離に比べて寄生容量
が小さく優れた電気特性を示した。この結果、消費電力
の低減化と高速化が実現できた。さらに、従来例のよう
に、長時間の拡散工程を必要としないことから分離層の
横方向の拡散が抑えられるため、素子の寸法を小さくす
ることができた。
【００１７】この結果、集積回路の高密度化の向上が実
現できた。一方、本発明の製造方法では、従来例の長時
間の高温度工程を除去することができる。これは、プロ
セスを著しく簡略化することに役だった。特に、従来例
で問題であった、拡散プロファイルの大きな変動を低く
抑えることができたために、デバイスの設計が著しく単
純となったことは本発明の大きな効果である。
現できた。一方、本発明の製造方法では、従来例の長時
間の高温度工程を除去することができる。これは、プロ
セスを著しく簡略化することに役だった。特に、従来例
で問題であった、拡散プロファイルの大きな変動を低く
抑えることができたために、デバイスの設計が著しく単
純となったことは本発明の大きな効果である。
【図１】本発明の一実施例の構造を示す図。
【図２】本発明の構造を製造する一実施例を示す図。
【図３】本発明の構造を製造する他の実施例を示す図。
【図４】従来技術の構造を示す図。
１ 絶縁膜 ２ 埋め込み層 １１ Ｐ絶縁層 ２１ 目合わせマーク ２２ Ｎ- シリコン回路領域 ２３ 溝 ３１ Ｎ- 基板 ３２ 拡散層 ３３ 絶縁層 ３４ ドレイン貫通層 ４１ 高耐圧素子 ４２ 低耐圧素子 ４３ Ｎ+ ドレイン低抵抗領域 ４４，５０ Ｎ- ドレイン高抵抗領域 ４５ Ｐ絶縁層 ４６ Ｐ+ 絶縁層 ４７，５２，５４ ゲート ４８ Ｐボディ ４９ Ｎ+ ソース電極 ５１ Ｐウェル ５３ａ，５５ａ ソース ５３ｂ，５５ｂ ドレイン
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (2)
- 【請求項１】 半導体基板上に高耐圧素子と低耐圧素子
とを同時に集積形成してなる半導体装置において、低耐
圧素子と高耐圧素子間の底面側をｐｎ接合分離構造と
し、側面側を当該低耐圧素子と高耐圧素子の底面側に行
くに従って領域が増大する形状をもつ誘電体によって分
離された構造としたことを特徴とする半導体装置。 - 【請求項２】 基板と異なる型の不純物層からなる絶縁
層を設けた一方の半導体基板と、エッチング溝により作
製された島状のシリコン領域の少なくとも一部に先の絶
縁層と異なる型の不純物層領域が設けられた当該半導体
基板と同じ型の他方の半導体基板とを互いに張り合わせ
た後、他方の半導体基板に設けた不純物を拡散させて当
該絶縁層の中を貫通させ、この当該絶縁層の中に当該不
純物が貫通した構造をもつ領域に高耐圧素子を、また、
この貫通構造を持たない領域に低耐圧素子を作製するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172248A JP2940308B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172248A JP2940308B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621368A JPH0621368A (ja) | 1994-01-28 |
| JP2940308B2 true JP2940308B2 (ja) | 1999-08-25 |
Family
ID=15938372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172248A Expired - Lifetime JP2940308B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940308B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344839B1 (ko) * | 2000-07-28 | 2002-07-20 | 주식회사 하이닉스반도체 | 고전압 소자 및 그의 제조방법 |
| US7135753B2 (en) * | 2003-12-05 | 2006-11-14 | International Rectifier Corporation | Structure and method for III-nitride monolithic power IC |
| US9617405B2 (en) * | 2011-01-28 | 2017-04-11 | Closure Systems International Inc. | Closure and liner compositions essentially free of ethylene vinyl acetate copolymer |
| JP6977509B2 (ja) * | 2017-11-29 | 2021-12-08 | 株式会社デンソー | 半導体基板の製造方法 |
-
1992
- 1992-06-30 JP JP4172248A patent/JP2940308B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0621368A (ja) | 1994-01-28 |
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