JP6977509B2

JP6977509B2 - 半導体基板の製造方法

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Publication number: JP6977509B2
Application number: JP2017229600A
Authority: JP
Inventors: 聖也長谷川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-11-29
Filing date: 2017-11-29
Publication date: 2021-12-08
Anticipated expiration: 2037-11-29
Also published as: JP2019102550A

Description

本明細書では、半導体基板の表面の一部に局所的半導体領域が露出しており、その局所的半導体領域が露出している範囲（以下では「局所的範囲」と呼ぶ）を取囲む囲繞範囲では他の半導体領域が露出している半導体基板を製造する方法を開示する。例えば、表面のほぼ全域に亘ってｎ型領域が露出しており、その一部の範囲にｐ型領域が露出している半導体基板を製造する方法を開示する。本明細書では、加工後に局所的半導体領域となる半導体層を上半導体層といい、他の半導体領域となる層を下半導体層という。

半導体装置の製造時に、局所的範囲では局所的半導体領域が露出しており、その周囲を取囲む囲繞範囲では他の半導体領域が露出している半導体基板を製造ことがある。その半導体基板にさらに加工を続けることで、半導体装置を製造する場合がある。その半導体基板を製造する際に、下記の工程を実施することがある。（１）局所的範囲と囲繞範囲に亘って下半導体層が露出している半導体基板を用意し、（２）局所的範囲に凹所を形成し、（３）凹所が形成された下半導体層の表面に上半導体層を積層し、（４）平面研磨して凹所外に積層した上半導体層を除去して下半導体層を露出させる。特許文献１に、ＣＭＰ（Chemical Mechanical Polishingの略）を利用して半導体基板の表面を平面研磨する技術が開示されている。

特開２０１２−２３１４４号公報

上記技術では、平面研磨の終了タイミングを管理することが難しい。終了タイミングが早すぎれば凹所外に積層した上半導体層が除去されない。終了タイミングが遅すぎれば凹所内に積層した上半導体層の厚みが不足してしまう。

特に、窒化物半導体の場合は透明であり、下半導体層の表面にマークを形成しておいてもそのマークを視認することが難しく、そのマークを利用して平面研磨の終了タイミングを管理することが難しい。上半導体層と下半導体層の双方が窒化物半導体の場合は、特に難しい。

本明細書では、平面研磨の終了タイミングを管理できる技術を提供する。

本明細書が開示する半導体基板の製造方法では、局所的範囲と囲繞範囲の双方に他の半導体領域が露出している半導体基板を利用する。この製造方法は、その半導体基板の局所的範囲に第１の凹所を形成するとともにオーバーハングをなす側面を備えている第２の凹所を形成する工程と、第１の凹所と第２の凹所が形成された半導体基板の表面上に局所的半導体領域となる半導体層を積層する工程と、オーバーハングをなす側面の下方に残存した空間が露出するまで半導体基板の表面を平面研磨する工程を備える。第２の凹所は局所的範囲から離間した位置に形成する。ここで、「オーバーハング」とは、側面の下方に空間が存在することを意味する。当該空間は、半導体基板の表面側から見たときに、側面となる壁に遮られて見えない。例えば、オーバーハングをなす側面は、半導体基板の表面に直交する面に対して、凹所の深部に向かうほど凹所の入口となる表面開口から遠ざかる向きに傾斜している。

上記の構成によれば、第１の凹所と第２の凹所が形成された半導体基板の表面上に局所的半導体領域となる半導体層を積層した段階で、オーバーハングをなす側面の下方に空間が残存する。このため、平面研磨工程において上記した残存空間が露出したことを検出することによって、凹所外に積層した上半導体層が除去されて下半導体層が露出したタイミングする知ることができ、平面研磨の終了タイミングを管理できるようになる。

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態と実施例」にて説明する。

実施例の製造方法によって製造されるダイオードの断面図である。実施例の製造方法において、ｎ型の半導体層を形成する工程を説明する図である。実施例の製造方法において、トレンチとマークを形成する工程を説明する図である。実施例の製造方法において、ｐ型の半導体層を形成する工程を説明する図である。実施例の製造方法において、平面研磨する工程を説明する図である。実施例の製造方法において、平面研磨の工程の後に半導体層の表面を加工する工程を説明する図である。実施例の製造方法において、絶縁膜を形成する工程を説明する図である。比較例のマークを説明する図である。実施例のマークを説明する図である。変形例１のマークを説明する図である。変形例２のマークを説明する図である。変形例３のマークを説明する図である。

以下に説明する実施例の特徴を整理しておく。
（特徴１）第２の凹所は、半導体基板の表面と平行な方向から断面視したときに、頂点に開口が位置し、底辺が深部に位置する三角形である。
（特徴２）平面研磨する工程は、オーバーハングをなす側面の下方に残存した空間が露出し、かつ、露出した空間の幅が所定の長さになるまで行われる。
（特徴３）表面研磨の後に、残存した空間を基準にして半導体基板の表面を加工する工程を備える。前記空間は、平面研磨の終了タイミングを示すマークと、その後の加工のためのアライメントマークを兼用する。

図面を参照して、実施例の製造方法を説明する。図１は、実施例の製造方法によって製造されるダイオード１００の断面図である。図２〜図７は、実施例の製造方法の各工程を示す図である。図２〜図７は、図１と同じ方向から見た断面図である。

図１に示すダイオード１００は、ｎ^＋型のＳｉ基板２の上面に積層されているｎ型領域４と、ｎ型領域４の上面のうちの局所的範囲Ｒ１に積層されているｐ型領域６１を備えている。ｐ型領域６１は、ｎ型領域４の上面から突出している凸部６３の上端に配置されている。ｎ型領域４は、ｎ型のＧａＮ（窒化ガリウム）を主成分とする半導体領域である。ｐ型領域６１は、ｐ型のＧａＮを主成分とする半導体領域である。ｎ型領域４とｐ型領域６１が接する部分がダイオード１００のｐｎ接合となる。なお、ｎ型領域４及びｐ型領域６１は、ＧａＮ以外の窒化物半導体（例えば、ＡｌＮ（窒化アルミニウム））、その他の化合物半導体を主成分としてもよい。

ｐ型領域６１の露出面（後記するホール８１以外）とｎ型領域４の露出面は、絶縁膜８に覆われている。絶縁膜８の上方には、アノード電極１２が配置されている。アノード電極１２は、絶縁膜８の一部に設けられているホール８１を通過して、ｐ型領域６１と接続されている。また、Ｓｉ基板２の下面には、カソード電極１４が接続されている。

また、ｎ型領域４の表面のうち、局所的範囲Ｒ１から離間した位置に、空間Ｓ１を有する凹形のマーク４２が設けられている。マーク４２は、後述するダイオード１００の製造方法において利用される。ダイオード１００の製造過程において、マーク４２は、図１に示される状態まで加工され、マーク４２の内側には、ｐ型の半導体層６２と絶縁膜８の一部が残存する。マーク４２の利用方法については、後述する。

（ダイオード１００の製造方法）
まず、図２に示すように、Ｓｉ基板２を準備し、Ｓｉ基板２の上面全域に、エピタキシャル成長によって、ｎ型領域４となる半導体層４０を成長（堆積）させる。なお、変形例では、Ｓｉ基板２の上面に半導体層４０が予め形成されている基板を準備してもよい。

次に、図３に示すように、半導体層４０の上面の局所的範囲Ｒ１にトレンチ４１を形成する。トレンチ４１は、半導体層４０の上面と平行な方向から断面視したときに、四角形である。トレンチ４１は、例えば、エッチングによって形成される。さらに、半導体層４０の上面の局所的範囲Ｒ１から離間した位置に凹形のマーク４２を形成する。マーク４２は、半導体層４０の上面と平行な方向から断面視したときに、頂点に開口が位置し、底辺が深部に位置する二等辺三角形である。マーク４２の深さＤ２は、トレンチ４１の深さＤ１より深い。マーク４２の開口の幅Ｗ１は、マーク４２の底面の幅Ｗ２よりも狭い。即ち、マーク４２は、オーバーハングをなす側面を備えており、マーク４２の側面の下方には、空間Ｓ０が存在する。別言すれば、半導体層４０の上面側から見たときに、マーク４２の空間Ｓ０は、マーク４２の側面となる壁に遮られて見えない。マーク４２は、例えば特開２００４−１５２９６０号公報に開示されている既知のエッチング技術を利用して形成される。

次に、図４に示すように、トレンチ４１とマーク４２が形成された半導体層４０の表面上に、エピタキシャル成長によって、ｐ型領域６１となる半導体層６を成長させる。半導体層６は、局所的範囲Ｒ１における半導体層６の上面（即ち、トレンチ４１内に堆積する半導体層６の上面）が、半導体層４０の上面よりも高くなるまで積層される。即ち、トレンチ４１は、ｐ型領域６１となる材料によって埋まる。

一方、マーク４２の内面にも、材料が堆積して、半導体層６２が形成される。しかし、マーク４２の側面はオーバーハングを有しているので、マーク４２の側面に堆積する材料は、マーク４２の外側に堆積する材料よりも少ない。さらに、マーク４２の開口が狭いために、マーク４２が材料によって埋まる前に、当該開口が材料によって塞がれる。これにより、半導体層６の下にマーク４２を構成する空間Ｓ１が残存する。図４に示すように、空間Ｓ１は、半導体層４０の上面と平行な方向から断面視したときに、マーク４２と同じ二等辺三角形である。

次に、図５に示すように、ＣＭＰ（Chemical Mechanical Polishingの略）を利用して半導体層６の表面を研磨する。当該研磨は、半導体層６の下に残存した空間Ｓ１が露出するまで、続けられる。空間Ｓ１は、半導体層６の下、さらには、半導体層４０の表面の下に残存している。このため、空間Ｓ１が露出するまで研磨を続けることによって、局所的範囲Ｒ１ではｐ型領域６１が露出し、局所的範囲Ｒ１を取囲む囲繞範囲Ｒ２では半導体層４０が露出し、局所的範囲Ｒ１の表面と囲繞範囲Ｒ２の表面が同一面となる。そして、空間Ｓ１が露出するまで研磨を続けることによって、ｐ型領域６１の底面から表面までの高さが所定の高さＨ１となる。

特に、上記の研磨は、空間Ｓ１の開口の幅が所定の幅Ｗ３となるまで続けられる。上記したように、空間Ｓ１は、頂点が半導体層４０の表面側に位置する二等辺三角形である。このため、露出した空間Ｓ１の開口の幅が大きくなるほど、半導体層４０の下面から研磨後の表面までの高さが低くなる線形関係が成立する。この線形関係を利用して、露出した空間Ｓ１の開口の幅Ｗ３に基づいて研磨後の半導体層４０の厚みを調整することができる。マーク４２とそこに残存する空間Ｓ１を基準にして平面研磨の終了タイミングを管理すると、研磨前の半導体層４０の表面（図４での表面）と研磨後の半導体層４０の表面（図５での表面）との関係を予定の関係に調整することができる。この結果、研磨後の半導体層４０と同一面にあるｐ型領域６１の高さ（厚み）を予定した所定の高さＨ１に調整することができる。

次に、図６に示すように、局所的範囲Ｒ１に露出したｐ型領域６１と囲繞範囲Ｒ２に露出した半導体層４０を加工する。具体的には、囲繞範囲Ｒ２内に位置する空間Ｓ１を基準として、ｐ型領域６１の位置を特定し、特定済みの位置にマスク７０を配置する。そして、局所的範囲Ｒ１の表面と囲繞範囲Ｒ２の表面をエッチングすることによって、ｎ型領域４の表面から突出すると共に上端にｐ型領域６１を備える凸部６３を形成する。エッチング後に残存したｎ型の半導体層４０がｎ型領域４となる。マスク７０は、エッチングの後に除去される。

次に、図７に示すように、凸部６３の表面とｎ型領域４の表面の全域を覆う絶縁膜８を形成する。この際、マーク４２の残存する空間Ｓ１内にも、絶縁膜８となる材料が入り込む。そして、図１に示すように、絶縁膜８の一部にホール８１を形成し、当該ホール８１を通過して、ｐ型領域６１と接続するアノード電極１２を形成する。さらに、Ｓｉ基板２の下面に、カソード電極１４を形成する。これにより、ダイオード１００が製造される。

ここで、マーク４２が形成されない比較例を想定する。この比較例では、ＣＭＰによって研磨した深さを管理することによって、研磨後のｐ型領域６１の高さを管理することになる。この方法だと、積層した半導体層６の厚み（即ち、図４の状態での半導体層４０の表面から半導体層６の表面までの高さ）がばらつくと、それが研磨後のｐ型領域６１の高さをばらつかせてしまう。研磨後のｐ型領域６１の高さが、高くなり過ぎたり、低くなり過ぎたりといった問題が生じやすい。あるいは、トレンチ４１外に積層したｐ型の半導体層６が残存してしまうといった現象が生じる。

これに対して、本実施例では、平面研磨の工程（図５参照）において、半導体層６の下に残存した空間Ｓ１が露出したことを検知するために、半導体層６の厚みに関わらず、研磨後のｐ型領域６１の高さＨ１を容易に管理することができる。

図８に示される比較例を参照して、実施例のマーク４２の利点をさらに説明する。図８に示す比較例では、（ａ）に示すように、半導体層４０の上面に、実施例のマーク４２とは形状が異なるマーク１４２が形成される。マーク１４２は、半導体層４０の表面と平行な方向から断面視したときに、四角形である。その深さは、マーク４２の深さＤ２と同一である。この比較例において、半導体層４０の上面に半導体層６を成長させる。マーク１４２外の半導体層４０の表面に堆積する半導体層６の高さＣ１がマーク１４２の幅Ｗ２の２分の１よりも小さい初期の段階（ｂ）では、マーク１４２は、半導体層６となる材料によって埋まっていない。半導体層６の成長が進み、マーク１４２外の半導体層４０の表面に堆積する半導体層６の高さＣ２がマーク１４２の幅Ｗ２の２分の１と略等しくなる段階（ｃ）では、マーク１４２は、半導体層６となる材料によって埋まる。そして、マーク１４２外の半導体層４０の表面に堆積する半導体層６の高さＣ３がマーク１４２の幅Ｗ２の２分の１より大きくなる段階（ｄ）では、マーク１４２は、半導体層６となる材料によって完全に埋まる。即ち、四角形のマークでは、半導体層６の下に空間が残存しない。半導体層４０と半導体層６がともに透明な場合、あるいは半導体層４０と半導体層６が共通の半導体材料の場合、図８のマークでは、平面研磨終了タイミングを示す事象が観測できない。

これに対して、本実施例では、図９に示すように、初期の段階（ｂ）では、マーク４２の内面に半導体層６となる材料が堆積するものの、マーク４２外の半導体層４０の表面に堆積する半導体層６の成長がさらに進んだ段階（ｃ）では、マーク４２の奥の空間が材料によって埋まることなく、マーク４２の開口が材料によって覆われる。そして、半導体層６の成長がさらに進み、半導体層６の高さが、比較例でマーク１４２が完全に埋まる高さＣ３と同じとなる段階（ｄ）となっても、半導体層６の下に空間Ｓ１が残存する。半導体層４０と半導体層６と、空間Ｓ１では屈折率等の光学器特性が相違し、空間Ｓ１の露出範囲を光学的に観測することができる。これにより、図５に示す平面研磨工程において、残存する空間Ｓ１を利用して研磨終了タイミングを管理でき、ｐ型領域６１の高さＨ１を容易に管理することができる。

また、比較例では、半導体層４０の表面に堆積する半導体層６の高さが高いとマーク１４２が半導体層６となる材料で完全に埋まる。このため、半導体層６の形成後に、マーク１４２を利用することができず、加工対象の範囲を特定することが困難となる。これに対して、実施例の製造方法では、平面研磨後も残存する空間Ｓ１を基準として、加工対象の範囲、即ち、ｐ型領域６１を含む局所的範囲Ｒ１の位置を特定することができる（図６）。マーク４２は、その後の加工時に、位置基準となるアライメントマークでもある。

（対応関係）
図３のトレンチ４１が請求項の「第１の凹所」の一例であり、マーク４２が「第２の凹所」の一例であり、図５のｐ型領域６１が「局所的半導体領域」の一例であり、ｎ型領域４が「他の半導体領域」の一例であり、半導体層４０が下半導体層の一例であり、半導体層６が上半導体層の一例である。

（変形例１）
半導体層４０の上面に形成されるマークの形状は、二等辺三角形に限らない。例えば、図１０に示すように、直角三角形の形状を有するマーク４３が形成されてもよい。マーク４３は、半導体層４０の表面と平行な方向から断面視すると、鋭角の頂点に表面の開口が位置し、当該鋭角と対面する辺が深部に位置する直角三角形である。本変形例では、直角三角形の直角と対面する斜辺に相当する側面が、オーバーハングをなす側面となる。図１０に示すように、マーク４３のオーバーハングをなす側面の下に空間Ｓ２が存在する。このため、本変形例でも、実施例と同様に、残存する空間を利用して、ｐ型領域６１の高さＨ１を容易に管理することができる。特に、本変形例でも、空間Ｓ２が実施例と同様に三角形であるので、研磨を空間Ｓ２の開口の幅が所定の幅となるまで続けることによって、研磨後のｐ型領域６１の高さを予定の高さＨ１に調整することができる。実施例の二等辺三角形では、開口の幅は、オーバーハングを有する一対の側面に堆積する各層の間で測定される。上記の一対の側面に堆積する層の厚みは、誤差が大きい傾向にあり、この結果、開口の幅の誤差も大きくなる。これに対して、変形例の直角三角形では、開口の幅は、オーバーハングを有する側面とオーバーハングではない垂直な側面に堆積する各層の間で測定される。垂直な側面に堆積する層の厚みは、開口の近傍において、オーバーハングを有する側面と比べて、誤差が小さい傾向にある。この結果、実施例の構成と比較して、開口の幅の誤差が小さくなる。即ち、実施例の構成と比較して、研磨後のｐ型領域６１の高さを精度よく調整することができる。

（変形例２）
また、例えば、図１１に示すように、半導体基板の表面に直交する面に対して斜めに伸びる所定の幅のマーク４４が形成されてもよい。本変形例でも、マーク４４は、オーバーハングをなす側面を備え、オーバーハングをなす側面の下に空間Ｓ３が存在する。このため、本変形例でも、実施例と同様に、残存する空間を利用して、ｐ型領域６１の高さＨ１を容易に管理することができる。

（変形例３）
また、例えば、図１２に示すように、半導体層４０の上面から直交する方向に伸びる幅の狭いトレンチ４５と、トレンチ４５の下でトレンチ４５と連通している幅の広いトレンチ４６を備えるマーク４７が形成されてもよい。本変形例でも、幅の狭いトレンチ４５の側面と幅の広いトレンチ４６の間の段差面の下に空間Ｓ４が存在する。即ち、マーク４７は、オーバーハングをなす側面を備える。このため、本変形例でも、実施例と同様に、残存する空間を利用して、ｐ型領域６１の高さＨ１を容易に管理することができる。

以下、実施例で示した技術に関する留意点を述べる。実施例で示した技術は、ダイオードの製造だけでなく、トランジスタ、ＬＥＤ（Light Emitting Diodeの略）等の製造にも採用することができる。

本実施例では、図４に示した状態で、トレンチ４１内の半導体層６の表面がトレンチ４１外の半導体層４０の表面より高い関係を示したが、トレンチ４１内の半導体層６の表面がトレンチ４１外の半導体層４０の表面より低い場合にも有用である。この場合でも、空間Ｓ１が露出する現象を利用して平面研磨の終了タイミングを管理することで、平面研磨後のｐ型領域６１の高さＨ１を所定の値に安定させることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：Ｓｉ基板
４：ｎ型領域
６：半導体層
８：絶縁膜
１２：アノード電極
１４：カソード電極
４０：半導体層
４１：トレンチ
４２、４３、４４、４７：マーク
６１：ｐ型領域
６２：半導体層
６３：凸部
７０：マスク
８１：ホール
１００：ダイオード
Ｄ１、Ｄ２：深さ
Ｈ１、Ｃ１〜Ｃ３：高さ
Ｒ１：局所的範囲
Ｒ２：囲繞範囲
Ｓ０〜Ｓ４：空間

Claims

半導体基板の表面の局所的範囲に局所的半導体領域が露出し、その局所的範囲を取囲む囲繞範囲に他の半導体領域が露出している半導体基板を製造する方法であり、
前記局所的範囲と前記囲繞範囲に前記他の半導体領域が露出している半導体基板の前記局所的範囲に第１の凹所を形成するとともに、オーバーハングをなす側面を備えている第２の凹所を前記局所的範囲から離間した位置に形成する工程と、
前記第１の凹所と前記第２の凹所が形成された半導体基板の表面上に、前記局所的半導体領域となる半導体層を積層する工程と、
前記オーバーハングをなす側面の下方に残存した空間が露出するまで、前記半導体基板の表面を平面研磨する工程と、
を備えている半導体基板の製造方法。