KR20210104135A - Iii-n 화합물 기반 반도체 구성품을 생성하는 방법 - Google Patents

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Abstract

본 명세서는 반도체 구성품(170)을 제조하는 방법에 관한 것으로서,
a) III-N 화합물로 이루어진 제1 반도체층(105)과 제1층을 덮고 있는 제2 도전층(107)을 포함하는 적층을 제공하는 단계와,
b) 제2층(107)을 가로질러서 제1층(105)에서 정지하는 트렌치(110)를 형성하는 단계로서, 상기 트렌치는 측방향으로 제2층(107)에서 접촉 메탈리제이션의 범위를 정하는 단계와,
c) 제2층(107)과는 다른 물질로 이루어지고, 접촉 메탈리제이션의 측면과 접촉하는 금속 스페이서(111)를 상기 트렌치(110) 내에 형성하는 단계와,
d) 상기 트렌치(110)를, 제1층(105)의 두께의 적어도 일부를 통해 계속 이어지게하는 단계
를 연속적으로 포함한다.

Description

III-N 화합물 기반 반도체 구성품을 생성하는 방법
본 특허출원은 여기서 참조로 포함되어 있는 프랑스 특허출원 FR18/73668의 우선권을 주장한다.
본 명세서는 일반적으로는 반도체 구성품의 분야에 관한 것이며, 상세하게는 III-N 화합물 기반 반도체 구성품을 제조하는 방법뿐만 아니라 이 방법에 의하여 형성된 구성품을 목표로 한다.
하나 또는 복수의 III-N 화합물 기반 반도체 구성품의 많은 구조물들, 예를 들어, 발광 다이오드, 감광성 다이오드, 파워 다이오드, 파워 트랜지스터 등은 이미 제공되어 있다.
그러나, 그런 구성품의 제조는, 특히 III-N 화합물의 에칭과 III-N 화합물과 접촉하는 접속 메탈리제이션의 형성과 연관하여 논란을 일으킨다.
일 실시형태는,
a) III-N 화합물로 이루어진 제1 반도체층과, 제1층을 덮고 있는 제2 도전층과 제2층을 덮고 있는 제3 하드 마스크층을 구비하는 적층을 형성하는 단계와,
b) 제3층 및 제2층을 가로질러서 제1층에서 정지하는 트렌치를 형성하는 단계로서, 상기 트렌치는 제2층에서 접촉 메탈리제이션의 범위를 측방향으로 정하는, 단계와,
c) 제2층과는 다른 물질로 이루어지고, 제3 및 제2층의 측면과 접촉하는 금속 스페이서를 상기 트렌치 내에 형성하는 단계와,
d) 상기 트렌치를, 제1층의 두께의 적어도 일부를 통해 계속 이어지게 하는 단계
를 연속적으로 구비하는, 반도체 구성품 제조 방법을 제공한다.
일 실시형태에 따르면, 단계 c)는
- 제3층의 상측 표면상에 그리고, 상기 트렌치의 측벽상에 및 바닥에, 제2층과는 다른 상기 물질로 이루어진 금속층을 증착하는 단계와,
- 금속층을 수직 이방성 에칭하는 단계로서, 이 단계의 끝에서 상기 트렌치의 측벽을 덮고 있는 금속층의 수직 부분만이 계속되는 에칭 단계
를 구비한다.
일 실시형태에 따르면, 이 방법은, 단계 d) 이후에, 트렌치 내에서 제1층의 노출 표면의 화학적 세정 단계를 더 구비한다.
일 실시형태에 따르면, 화학적 세정의 단계는 포타슘 하이드록사이드 기반 용액 또는 테트라메틸암모늄 하이드록사이드 기반 용액, 또는 테트라에틸암모늄 하이드록사이드 기반 용액으로 수행된다.
일 실시형태에 따르면, 제2층은 알루미늄 또는 은을 구비한다.
일 실시형태에 따르면, 스페이서는 플라티늄, 니켈, 및 텅스텐을 구비하는 그룹으로부터의 금속으로 이루어진다.
일 실시형태에 따르면, 단계 d)에서 실행된 에칭은 건식 에칭이다.
일 실시형태에 따르면, 이 방법은, 단계 a) 와 단계 b) 사이에서, 200℃에서 900℃의 범위의 온도에서 제2층을 어닐링하는 단계를 더 구비한다.
일 실시형태에 따르면, 적층은, 제1층의 제2층 반대측에, 제1층과 다른 III-N 화합물의 제3층을 더 구비하고, 단계 d)에서 실행된 에칭은 제1층을 완전히 가로지르고, 제3층의 두께의 적어도 일부를 가로지른다.
일 실시형태에 따르면, 적층은, 제3층의 제1층 반대측에, 제3층과 다른 III-N 화합물의 제4층을 더 구비하며, 단계 d)에서 실행된 에칭은 제3층을 완전히 가로지르고, 제4층의 두께의 적어도 일부를 가로지른다.
다른 실시형태는,
- III-N 화합물로 이루어진 제1 반도체층과, 제1층을 덮고 있는 제2 도전층과, 제2층을 덮고 있는 제3 하드 마스크층을 구비하는 적층과,
- 제3 및 제2층과, 제1층의 두께의 적어도 일부를 가로지르는 트렌치로서, 상기 트렌치는 제2 층에서 접촉 메탈리제이션의 범위를 측방향으로 정하는 트렌치와,
- 상기 트렌치에서, 상기 제2층과 다른 물질로 이루어지고 제3 및 제2층의 측면과 접촉하는 금속 스페이서
를 구비하는 반도체 구성품을 제공한다.
전술된 특징 및 장점과 다른 특징 및 장점은 그것으로 한정되지 않는 다음의 특정 실시형태를 첨부된 도면과 연관하여 상세하게 논의될 것이다.
도 1은 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 단계를 개략적으로 보여준다.
도 2는 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 다른 단계를 개략적으로 보여준다.
도 3은 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 다른 단계를 개략적으로 보여준다.
도 4는 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 다른 단계를 개략적으로 보여준다.
도 5는 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 다른 단계를 개략적으로 보여준다.
도 6은 일 실시형태에 따르는 반도체 구성품을 제조하는 방법의 일 예의 다른 단계를 개략적으로 보여준다.
도 7은 도 1 내지 도 6의 방법에 의하여 형성된 반도체 구성품의 일 예를 개략적으로 보여준다.
도 8은 도 1 내지 도 6의 방법에 의하여 형성된 반도체 구성품의 다른 예를 개략적으로 보여준다.
동일한 특징은 각 도면에서 동일한 참조부호로 지정된다. 특히, 여러 실시형태 중에서 공통인 구조 및/또는 기능적 특징은 동일한 참조부호를 가질 수 있으며, 동일한 구조, 치수 및 물질 특성을 가질 수 있다.
명확성을 위하여, 여기서 기재된 실시형태의 이해를 위하여 사용할 수 있는 단계와 구성요소만을 도시하고 상세하게 설명한다. 특히, 여기서는, 반도체 화합물에서 III-N 화합물로 이루어진 반도체층의 상면에 접촉하게 배열된 접촉 메탈리제이션을 형성하는 것이 좀 더 상세하게 고려된다. 이 메탈리제이션의 형성과 관련된 단계들과 구성요소들만이 도시되며 상세히 설명된다.
특별한 언급이 없다면, 서로 접속된 2개의 구성요소가 언급되는 경우, 이것은 도전체 이외의 어떤 중간 구성요소 없이 직접 접속됨을 의미하고, 서로 연결된 2개의 구성요소가 언급되는 경우, 이 두 구성요소는 하나 이상의 다른 구성요소를 경유하여 접속되거나 또는 연결됨을 의미한다.
다음의 기재에서, 용어 "앞", "뒤", "상면", "바닥면", "왼쪽", "오른쪽" 등과 같은 절대 위치, 또는 "위에", "아래에", "상측", 하측", "측면으로의" 등과 같은 상대 위치를 한정하는 용어, 또는 용어 "수평", "수직" 등과 같이, 방향을 한정하는 용어가 언급되는 경우, 이것은 도면의 방향이 참조되며, 기재된 구조물은, 실제로, 다르게 배향될 수 있다는 것은 이해된다.
특별한 언급이 없다면, 표현 "거의", "약", "실질적으로" 및 "정도의"는 10% 내, 바람직하게는 5% 내를 의미한다.
본 명세서에서는, 용어 III-N 화합물은, 원소 주기율표의 III 열의 하나 또는 복수의 원소, 예를 들어 갈륨(Ga), 알루미늄(Al), 및/또는 인듐(In)과 결합된, 질소(N)를 구비하는 합성 반도체 물질을 나타낸다. 예로서, 용어 III-N 화합물은 여기서 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄(AlN), 질화알루미늄-갈륨(AlGaN) 및 질화인듐갈륨알루미늄(InGaAlN)을 구비하는 그룹으로부터 반도체 물질을 나타낸다.
종래적으로, III-N 화합물 기반 반도체 구성품의 제조는, III-N 화합물 층의 상면에 상부 표면과 접촉하게 접촉 메탈리제이션을 형성하고, III-N 화합물 층의 상부 표면으로부터, III-N 화합물 층의 두께의 적어도 일부를 수직하게 관통하여 연장하는 주변 트렌치를 에칭하는 것을 구비한다. 이 접촉 메탈리제이션의 형성과 이 주변 트렌치의 형성 단계는 여기서 특히 고려되는 형태이다.
도 1 내지 도 6은 III-N 기반 반도체 구성품을 제조하는 방법의 연속적인 단계를 나타내는 단순화된 부분 단면도이다. 실증예로서, 질화갈륨 발광 다이오드(LED)의 형성이 여기서는 고려된다.
도 1은 질화갈륨(또는 질화갈륨 기반의 임의의 다른 III-N 화합물)으로 이루어진 N-형 도핑층(101)과, 층(101)의 상측 표면을 덮고 있는, 예컨데, 층(101)의 상측 표면과 접촉하는 방출층(103)과, 층(103)의 상측 표면을 덮고 있는, 예컨데 층(103)의 상측 표면과 접촉하는, 질화갈륨(또는 질화갈륨 기반의 임의의 다른 III-N 화합물)으로 이루어진 P-형 도핑층(105)을 구비하는 활성 LED 적층을 보여준다. 방출층(103)은 다중 양자 우물에 대응하는 구속 수단을 구비할 수 있다. 예로서, 층(103)은 제1 III-N 화합물의 반도체층들과 제2 III-N 화합물의 반도체층들을 교대로 구비하며, 제1 화합물의 각 층은 제2 화합물의 2개의 층들 사이에 끼워져 있으며, 제1 화합물은 제2 화합물 보다 좁은 밴드갭을 갖는다. 이 예에서, 층(105 및 101)은 각각 LED 적층의 애노드 영역 및 캐소드 영역을 형성한다.
이 방법의 이 단계에서, 층(101, 103 및 105)은 각각 구성품의 전체 표면 상에, 실질적으로 균일한 두께에 걸쳐 연속적으로 연장한다.
층(101, 103, 및 105)의 적층은, 예를 들어 사파이어로 이루어져 있는, 층(101)의 하측 표면측에 배치된, 지지 기판(미도시) 상에 놓일 수 있다. 버퍼층(미도시)이, 지지 기판과 층(101)의 하측 표면 사이에 인터페이스를 형성할 수 있다. 층(101, 103, 및 105)은, 예를 들어 지지 기판의 상측 표면 또는 버퍼층의 상측 표면으로부터 에피텍시에 의하여 연속적으로 형성된다.
실제로, 복수의 LED는, 층(101, 103 및 105)에 의하여 형성된 활성 LED 적층의 내부 및 상면에 동시에 형성될 수 있는데, 예를 들어 LED 방출 마이크로-디스플레이를 형성할 수 있다. 단순화를 위하여, 도 1 내지 도 6에는 단일 LED의 형성이 도시되어 있다.
도 1은 층(105)의 상면에 층(105)의 상측 표면과 접촉하게 금속층(107)을 형성하는 단계를 더 상세하게 설명한다. 층(107)은 예를 들어 알루미늄 또는 은을 구비한다. 이 예에서, 층(107)은 층(105)의 전체 표면 상에 실질적으로 균일한 두께에 걸쳐 연속적으로 연장한다. 층(107)의 증착 이후에, 층(107) 및 층(105) 사이의 전기 접촉의 질을 개선하기 위하여, 그 구조물의 어닐이, 예를 들어 200℃ 이상의 온도에서 그리고, 하부 에피텍셜층의 변형 온도, 예를 들어, 900℃ 정도의 온도보다 낮은 온도에서 제공된다.
도 1은, 층(107)의 국부 에칭과 층(101, 103 및 105)에 의하여 형성된 적층의 두께의 적어도 일부를 국부 에칭하는 이후 단계를 위하여, 금속층(107)의 상측 표면 상에, 예컨데, 금속층(107)의 상측 표면과 접촉하게 하드 마스크층(109)을 증착하는 단계를 또한 설명한다. 하드 마스크층(109)은, 예를 들어, 이후의 에칭 단계에서 하부 금속층(107)을 보호하기에 충분히 큰 두께를 갖는 산화실리콘층이다. 하드 마스크층(109)은 금속층(107)의 가능한 어닐 이후에 증착될 수도 있어서, 층(107)의 어닐이 층(109)을 손상시키지 않는다.
도 2는, 형성하고자 하는 구성품의 기능이 되는 에치 패턴에 따라서, 하드 마스크층(109)과 금속층(107)의 리소그래피 및 에칭의 이어지는 단계(상세 없음)를 나타낸다. 이 예에서는, 이 단계 중에, 층(109)을 LED의 주변 영역으로부터 제거하고, 이 후에, 금속층(107)이 LED의 상기 주변 영역에서 에칭되어서, LED의 중앙 영역에 금속층(107)의 일 부분만을 유지하고, 상기 부분이 LED의 애노드 접촉 메탈리제이션을 형성한다. 다시 말해서, 이 예에서는, 층(109 및 107)을 수직하게 통과하여 연장하는 주변 트렌치(110)가 층(109)의 상측 표면으로부터 형성되고, 트렌치(110)는 LED의 애노드 접촉 메탈리제이션의 측방향으로의 범위를, 층(107)에서, 정한다. 도시된 예에서, 에칭은 P-형 층(105)의 상측 표면 상에서 중단되는데, 즉, 층(105)의 상측 표면이 층(107)의 잔여물로부터 분리될 때 중단된다.
이 제1 에칭의 끝에서, 애노드 접촉 메탈리제이션(107)의 상측 표면은 하드 마스크층(109)의 덮고 있는 부분에 의하여 보호된 상태로 남아 있다. 반대로, 애노드 접촉 메탈리제이션(107)의 측면은 노출되어 있다. 따라서 제기된 문제점은, 층(101, 103, 및 105)으로 형성된 적층의 두께의 적어도 일부를, LED의 주변 영역에서, 에칭하는 이 후의 단계에서, 그리고 더 구체적으로, 층(101, 103 및 105)의 적층의 에칭된 영역의 벽의 화학적 세정/에칭의 단계 중에, 애노드 접촉 메탈리제이션(107)이, 손상될 위험이 있다는 것이다.
도 3은 도 1 및 도 2의 단계의 끝에서 얻어진 구조물의 상측 표면 상에 금속층(111)을 증착시킨 단계를 나타낸다. 층(111)은 LED의 애노드 접촉 메탈리제이션(107)과는 다른 금속으로 이루어져 있다. 상세하게는, 층(111)은, LED의 주변부에서 층(101, 103, 및 105)의 적층의 에칭된 영역의 벽을 세정하기 위하여 이후에 사용된 화학적 에칭-후 화학적 세정 용액에 의한, 에칭율이 층(101, 103 및 105)의 반도체 물질보다 작은 금속으로 이루어진다. 바람직하게는, 층(111)의 금속은 메탈리제이션(10)의 금속보다 낮은, 예를 들면, 적어도 2배 낮은, 에칭-후 화학적 세정 용액에 의한 에칭 속도를 갖도록 선택된다. 예로서, 층(111)은 플라티늄, 니켈, 및 텅스텡을 구비하는 그룹으로부터의 금속으로 이루어져 있다. 바람직하게는 층(111)은 플라티늄으로 이루어져 있다.
금속층(111)은 비-국부적으로(non-locally) 증착되어 있으며(풀 플레이트(full plate)), 따라서 도 1 및 도 2의 단계의 끝에서 얻어진 구조물의 실질적으로 전체 상측 표면 상에 연속적으로 연장하고 있다. 특히, 이 예에서, 층(111)은 LED의 주변 영역에서 층(105)의 상면에 층(105)의 상측 표면과 접촉하게(즉, 주변 트렌치(110)의 바닥면에), 층(107 및 109)의 에칭되지 않은 중앙 부분의 측면의 상면에 그 측면과 접촉하게(즉, 트렌치(110)의 측벽에), 그리고 LED의 중앙 부분의 층(109)의 상면에 층(109)의 상측 표면과 접촉하게(주변 트렌치(110)의 외부에) 연장한다. 층(111)은 그 구조물의 전체 표면 상에 실질적으로 일정한 두께를 갖도록 등각 증착법에 의하여 증착될 수 있다. 예로서, 층(111)은 예를 들어 RF-DC 플라즈마, 또는 화학적 기상 증착법(CVD)에 의한, 물리적 기상 증착법(PVD)에 의하여 증착된다. 층(111)의 두께는 예를 들어 10nm 내지 1㎛의 범위에 있다.
도 4는, 금속층(111)을 방향성(또는 이방성) 비-국부적(풀 플레이트) 수직 에칭하여, 층(111)의 수평 부분을 제거하고 수직 부분만을 유지시키는, 이 후의 단계를 나타낸다. 이 단계 중에 실행된 에칭은, 예를 들어 IBE("Ion Beam Etching(이온빔 에칭)") 형 에칭 또는 RIE-형 ("Reactive Ion Etch(반응성 이온 에칭))"에칭에 의한 것이거나, 또는 HD-RIE-형 ("High-Density Plasma Reactive Ion Etch", 예를 들어, ICP 플라즈마, 마이크로웨이브, 또는 용량성 결합에 기초함) 에칭에 의한 것일 수도 있다.
이 단계의 끝에서는, 애노드 접촉 메탈리제이션(107)과 덮혀 있는 하드 마스크 부분(109)의 측면(즉, 트렌치(110)의 측벽)을 덮고 있는 층(111)의 수직 부분만이 유지되고, 애노드 접촉 메탈리제이션(107)의 측면을 보호하는 금속 스페이서를 형성하고 있다.
도 5는, 적층의 상부 표면으로부터, LED의 주변 영역에서 층(101, 103, 및 105)에 의하여 형성된 적층의 두께의 적어도 일부를 에칭하는, 이 후의 단계를 나타낸다. 다시 말하면, 이 단계에서, 주변 트렌치(110)는, 층(101, 103 및 105)에 의하여 형성된 적층의 두께의 적어도 일부를 수직하게 통과하여 계속된다. 이 예에서, 에칭은 애노드층(105) 및 방출층(103)을 완전히 가로지르고 캐소드층(101)의 중간 레벨에서 중단된다. 이 단계에서 실행되는 이 에칭은 드라이 에칭, 예를 들어 플라즈마 에칭이다. 하드 마스크(109)는, 이 에칭 중에 LED의 중앙 부분을 보호하게 할 수 있다.
도 6은, 트렌치(110)의 내부에 있는 반도체층(105, 103 및 101)의 노출면을, 습식 화학적 에칭에 의하여, 세정하는, 이 후의 단계를 나타낸다. 이 화학적 세정 단계는, 트렌치(110)의 측벽과 바닥면의 레벨에서, LED의 고장을 발생시킬 위험이 있는, 건식 에칭에 의하여 손상될 가능성이 있는 반도체 부분을 제거하는 것을 목적으로 한다.
이 단계에서 사용된 화학 용액은 포타슘 하이드록사이드(KOH) 기반 용액, 또는 테트라메틸암모늄 하이드록사이드(TMAH) 기반 용액, 또는 테트라에틸암모늄 하이드록사이드(TEAH) 기반 용액, 또는 층(101, 103 및 105)의 노출면을, 제어되는 형태로 에칭하기에 적합한 임의의 다른 용액일 수 있다.
도 6에서 설명된 바와 같이, 화학적 세정은, 트렌치(110)의 측벽 및 바닥면의 레벨에서, 층(101, 103, 및 105)의 물질의 약간의 리세스(recess)를 발생시키는데, 바람직하게는 금속 스페이서(111) 두께 보다 작은 두께를, 예를 들어 5 내지 300 nm의 범위의 두께를 가로지른다. 이 단계 중에, 애노드 접촉 메탈리제이션(107)은 금속 스페이서(111)에 의하여 화학적 에칭 용액으로부터 측방향으로 보호된다.
이 방법의 다음 단계(상세 없음)는 질화갈륨 LED의 제조의 일반적인 단계에 대응할 수 있다.
도 7은 그런 방법에 의하여 얻어질 수 있는 질화갈륨 LED(170)의 일 예를 나타내는 단순화된 부분 단면도이다.
이 예에서, LED(170)는, 예를 들어 산화실리콘으로 이루어진, 도 1 내지 도 6의 단계의 끝에서 얻어진 구조물의 전체 표면을 실질적으로 덮고 있는 패시베이션층(173)을 구비한다. 더 상세하게는, 이 예에서는, 패시베이션층(173)은 트렌치(110)의 바닥면에 있는 층(101)의 상측 표면과, 트렌치(110)의 측벽의 레벨에 있는 반도체층(101, 103 및 105) 및 금속 스페이서(111)의 측면과, LED의 중앙 부분의 레벨에 있는 스페이서(111)와 층(109)의 상측 표면을 덮고 있다. 층(173)은, 예를 들어, 비-국부 증착법(풀 플레이트)에 의하여, 도 1 내지 도 6의 단계 끝에서 얻어진 구조물의 전체 상측 표면 상에 증착된다.
LED(170)는, 그의 중앙 부분의 레벨에서, 절연층(173 및 109)에 형성된 개구에서 연장하고 있는 애노드 접속 메탈리제이션(175)을 더 구비하며, 메탈리제이션(175)은, 그 하측 표면에 의하여, 메탈리제이션(107)의 상측 표면과 접촉하고 있다. LED(170)는, 그 주변 부분의 레벨에서, 절연층(173)에 형성된 개구에 연장하고 있는 캐소드 접속 메탈리제이션(177)을 더 구비하며, 메탈리제이션(177)은, 그 하측 표면에 의하여, 에칭 후에 남아있는 반도체 캐소드 영역(101)의 상측 표면과 접촉하고 있다.
도 1 내지 도 6과 관련하여 기재된 방법의 장점은, 금속 스페이서(111)가, 층(101, 103 및 105)의 에칭 단계의 끝에서 반도체층(101, 103 및 105)의 노출 부분의 화학적 세정의 단계에서 애노드 접촉 메탈리제이션(107)을 보호한다는 것이다. 따라서, 메탈리제이션(107)은, 이 방법이 시작하자마자부터 형성될 수 있는데, 이것은 특히 층(105)과 전기 접촉의 질을 개선하게 할 수 있는 어닐을 메탈리제이션(107)이 받아들일 수 있게 한다. 실제로, 만일 메탈리제이션(107)이 이 방법의 끝에서 형성되었다면, 금속층(107)의 고온 어닐은 LED를 손상시키는 위험이 있을 수 있다는 것에 주목해야만 한다. 또한, 층(107)의 금속은 화학적 관성 특성에 대한 특별한 대책없이 선택될 수 있으며, 오히려 저-저항율 접촉 특성 및/또는 반사율 특성을 조력하는 것으로써 선택될 수도 있다.
기재된 실시형태는, 하드 마스크(109)가 산화실리콘으로 이루어진, 이상에서 기재된 특정예에 제한되지 않는다. 변형으로서, 마스크(109)는 금속, 예를 들어 스페이서(111)와 동일한 금속, 예를 들어 플라티늄 또는 니켈로 이루어질 수도 있다.
더 일반적으로, 이 방법은, III-N 화합물 층의 상측 표면 상에 접촉 메탈리제이션을 구비하고 III-N 화합물 층의 두께의 적어도 일부를 가로질러 연장되는, 주변 트렌치의 에칭을 필요로 하는, III-N 화합물 기반의 임의의 반도체 구성품의 제조에 적합할 수도 있다.
도 8은 그런 방법에 의하여 얻어질 수 있는 수직 질화갈륨 MOS 트랜지스터(180)의 일 예를 나타내는 단순화된 부분 단면도이다. 이 예에서는, 층(101)은 N-형 도핑된 질화갈륨층(또는 질화갈륨 기반의 임의의 다른 III-N 화합물)이고, 층(105)은 N-형 도핑된 질화갈륨층(또는 질화갈륨 기반의 임의의 다른 III-N 화합물)으로, 예를 들어, 실질적으로 층(101)과 동일한 도핑 레벨을 가지며, 층(103)은, 층(101 및 105)보다 작은 도핑 레벨을 갖는, P-형 도핑된 질화갈륨층(또는 질화갈륨 기반의 임의의 다른 III-N 화합물) 또는 N-형 도핑된 질화갈륨층(또는 질화갈륨 기반의 임의의 다른 III-N 화합물)이다.
이 예에서는, 트랜지스터(180)는, 도 1 내지 도 6의 단계의 끝에서 얻어진 구조물의 실질적으로 전체 표면을 덮는, 예를 들어 산화실리콘으로 이루어진, 게이트 절연체층(183)을 구비한다. 더 상세하게는, 이 예에서는, 게이트 절연체층(183)은 층들(110)의 바닥에 있는 층(101)의 상측 표면과, 트렌치(110)의 측벽들의 레벨에서의, 반도체층(101, 103, 및 105) 및 금속 스페이서(111)의 측면과, 구성품의 중앙 부분의 레벨에서의, 스페이서(111) 및 층(109)의 상측 표면을 덮고 있다. 게이트 절연체층(183)은, 특히, 트랜지스터의 채널-형성 영역을 형성하는, 반도체층(103)의 에칭되지 않은 부분의 측면과 접촉하고 있다.
트랜지스터(180)는, 게이트 절연체층(183)의 실질적으로 전체 상측 표면을 덮고 있는, 도전성 게이트층(185), 예를 들어, 금속층을 더 구비하고 있다.
층(183 및 185)은, 예를 들어, 도 1 내지 도 6의 단계의 끝에서, 비-국부적 등각 증착법에 의하여, 구조물의 전체 표면 상에 연속적으로 증착되어 있다. 예로서, 층(183 및 185)은, ALD("Atomic Layer Deposition(원자층 증착)")라고도 하는, 연속하여 원자층을 증착하는 방법, 또는 PECVD("Plasma Enhanced Chemical Vapor Deposition(플라즈마 강화 화학기상증착법)")에 의하여 증착된다.
트랜지스터(180)는, 산화실리콘으로 이루어져 있고, 층(183 및 185)의 증착 후에 얻어진 구조물의 전체 표면을 실질적으로 덮고 있는, 패시베이션층(187)을 더 구비한다. 층(187)은 예를 들어 비-국부 증착법(풀 플레이트)에 의하여 증착된다.
트랜지스터(180)는, 중앙 부분의 레벨에서, 층(187, 185, 183, 및 109)에 형성된 개구에서 연장하는 접속 메탈리제이션(189)을 더 구비하며, 메탈리제이션(189)은, 그 하측 표면에 의하여, 메탈리제이션(107)의 상측 표면과 접촉하고 있다. 접속 메탈리제이션(189)은 절연성 물질, 예를 들어 산화실리콘으로 이루어진 스페이서(191)에 의하여 도전성 게이트층(185)으로부터 측방향으로 절연되어 있다.
트랜지스터(180)는, 주변 영역의 레벨에서, 층(187, 185, 및 183)에 형성된 개구에서 연장하고 있는 접속 메탈리제이션(193)을 더 구비하며, 메탈리제이션(193)은, 그 하측 표면에서, 반도체층(101)의 상측 표면과 접촉하고 있다. 접속 메탈리제이션(193)은 절연성 물질, 예를 들어 산화실리콘으로 이루어진 스페이서(195)에 의하여 도전성 게이트층(185)으로부터 측방향으로 절연되어 있다.
트랜지스터(180)는, 그의 주변 영역의 레벨에서, 층(187)에 형성된 개구에서 연장하고 있는 접속 메탈리제이션(197)을 더 구비하며, 메탈리제이션(197)은, 그 하측 표면에 의하여, 트랜지스터의 도전성 게이트층(185)의 상측 표면과 접촉하고 있다. 도시된 예에서, 접속 메탈리제이션(197)은, 절연성 물질, 예를 들어 산화실리콘으로 이루어진 스페이서(199)에 의하여 패시베이션층(187)으로부터 측방향으로 분리되어 있다. 이것은, 이 예에서는, 개구의 형성 단계, 스페이서의 형성 단계 및 금속으로 개구를 채우는 단계가 3개의 메탈리제이션(189, 193 및 197)의 각각에 대하여 동시에 실현된다는 사실로부터 기인한다. 변형으로서 스페이서(199)는 생략될 수 있다.
이 예에서는, 메탈리제이션(189, 193, 및 197)은 각각 제1 및 제2 도전 단자 및 트랜지스터(180)의 제어 단자를 형성한다.
다양한 실시형태 및 변형이 기재되어 있다. 이 다양한 실시형태 및 변형들의 일부 특징들은 결합될 수 있다는 것은 당업자에게는 이해될 것이며, 다른 변형이 당업자에 의하여 발생될 것이다. 특히, 기재된 실시형태는 전술된 반도체 구성품의 예들로 한정되지 않으며, 더 일반적으로는, 접촉 메탈리제이션으로 덮혀 있으며 상기 층에서 에칭된 트렌치에 의하여 측방향으로 범위가 정해진, III-N 화합물 층의 일부를 구비하는 임의의 반도체 구성품의 제조에 적용한다. 예로서, 전술된 방법은 III-N 화합물 기반 감광성 다이오드 또는 파워 다이오드의 형성에 적용할 수 있다.

Claims (11)

  1. 반도체 구성품(170, 180)을 제조하는 방법으로서,
    a) III-N 화합물로 이루어진 제1 반도체층(105)과, 상기 제1층을 덮고 있는 제2 도전층(107)과, 상기 제2층(107)을 덮고 있는 제3 하드 마스크층(109)을 구비하는 적층을 형성하는 단계와,
    b) 상기 제3층(109) 및 상기 제2층(107)을 가로질러서 상기 제1층(105)에서 정지하는 트렌치(110)를 형성하는 단계로서, 상기 트렌치는 상기 제2층(107)에서 접촉 메탈리제이션의 범위를 측방향으로 정하는, 단계와,
    c) 상기 트렌치(110) 내에, 상기 제2층(107)과는 다른 물질로 이루어지고, 상기 제3층(109) 및 제2층(107)의 측면과 접촉하는 금속 스페이서(111)를 형성하는 단계와,
    d) 상기 트렌치(110)를, 상기 제1층(105)의 두께의 적어도 일부를 통해 계속 이어지게 하는 단계
    를 연속적으로 구비하는, 반도체 구성품 제조 방법.
  2. 제1항에 있어서,
    상기 단계 c)는
    - 상기 제3층(109)의 상측 표면상에 그리고, 상기 트렌치(110)의 측벽상에 및 바닥에, 제2층(107)과는 다른 상기 물질로 이루어진 금속층(111)을 증착하는 단계와,
    - 상기 금속층(111)을 수직 이방성 에칭하는 단계로서, 상기 단계의 끝에서 상기 트렌치(110)의 측벽을 덮고 있는 상기 금속층(111)의 수직 부분만이 유지되는 에칭 단계
    를 구비하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단계 d) 이후에, 상기 트렌치(110) 내측의 상기 제1층(105)의 노출 표면의 화학적 세정 단계를 더 구비하는 방법.
  4. 제3항에 있어서,
    상기 화학적 세정의 단계는 포타슘 하이드록사이드(KOH) 기반 용액 또는 테트라메틸암모늄 하이드록사이드(TMAH) 기반 용액, 또는 테트라에틸암모늄 하이드록사이드(TEAH) 기반 용액으로 수행되는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2층(107)은 알루미늄 또는 은을 구비하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 스페이서(111)는, 플라티늄, 니켈, 및 텅스텐을 구비하는 그룹으로부터의 금속으로 이루어지는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 단계 d)에서 실행된 에칭은 건식 에칭인 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 단계 a) 와 단계 b) 사이에서, 200℃에서 900℃의 범위의 온도에서 상기 제2층(107)을 어닐하는 단계를 더 구비하는 방법.
  9. 제1항 내지 제8항에 있어서,
    상기 적층은, 상기 제1층(105)의 상기 제2층(107) 반대측에, 상기 제1층과 다른 III-N 화합물의 제3층(103)을 더 구비하고, 상기 단계 d)에서 실행된 에칭은 상기 제1층(105)을 완전히 가로지르고, 상기 제3층(103)의 두께의 적어도 일부를 가로지르는 방법.
  10. 제9항에 있어서,
    상기 적층은, 상기 제3층(103)의 상기 제1층(105) 반대측에, 상기 제3층과 다른 III-N 화합물의 제4층(101)을 더 구비하며, 상기 단계 d)에서 실행된 에칭은 상기 제3층(103)을 완전히 가로지르고, 상기 제4층(101)의 두께의 적어도 일부를 가로지르는 방법.
  11. - III-N 화합물로 이루어진 제1 반도체층(105)과, 상기 제1층을 덮고 있는 제2 도전층(107)과, 상기 제2층(107)을 덮고 있는 제3 하드 마스크층(109)을 구비하는 적층과,
    - 상기 제3 및 제2층과, 상기 제1층의 두께의 적어도 일부를 가로지르는 트렌치(110)로서, 상기 트렌치는 상기 제2층(107)에서 접촉 메탈리제이션의 범위를 측방향으로 정하는 트렌치(110)와,
    - 상기 트렌치에서, 상기 제2층(107)과 다른 물질로 이루어지고 상기 제3 및 제2층의 측면과 접촉하는 금속 스페이서(111)
    를 구비하는 반도체 구성품(170, 180).
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