JP4743864B2 - ｐＦＥＴ中のボロン拡散係数の減少方法 - Google Patents

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Description

本発明は、全体として、高密度集積回路に関する。より詳しくは、本発明は、非常に小さなサイズ領域での電界効果トランジスタ（ＦＥＴ）の製造に関する。
集積回路設計と製造とに関する性能および経済性の要因によって、集積回路の素子（例えばトランジスタ、キャパシタおよび類似物）のスケールは急激に小さくなり、チップ上の近接度は増加した。すなわち、集積密度および素子の近接度を高くすると、信号伝搬経路の長さが短くなり、信号伝播時間と、ノイズおよび起り得るクロック速度の増加による影響を受けにくくなる。一方、集積密度を高くするための必要に合わせて素子サイズを小さくすると、チップあたりの製造コスト（例えばウエハ／チップ面積、プロセス材料）に対するチップ上に設けることができる機能の比が大きくなり（システム・オン・ア・チップを実現しないまでも近づく）、潜在的には、完成装置中に必要なチップ間およびボード間配線の数を減らすことによって、チップを含むデバイスのコストに対するチップ上に設けることができる機能の比が大きくなる。
相補型電界効果トランジスタは、ときにはＣＭＯＳと呼ばれ、極めて低い電流駆動要求値（入力で表される負荷は実質的に容量性なので、小型サイズ領域で減少する）およびその他の便利で望ましい特性に起因して、最高周波数設計を除くすべての高密度集積回路の標準的なスイッチングデバイス技術になった。この技術では、相補的な、好ましくは実質的に対称性のスイッチング機能を得るために、相補的な伝導型の電界効果トランジスタ（ＦＥＴ）を対にして（例えば共通の入力を有するｐＦＥＴとｎＦＥＴとの直列結合）用いる。しかし、妥当な程度の対称性を得るためには、半導体伝導型と、その型における内部の主電荷キャリアの相違とにかかわらず、各トランジスタ対を形成する相補性の二つのトランジスタ中に全体として同様な電気的性質を生じさせなければならない。
現在および予測可能な範囲で興味の対象となる極めて小さなサイズ領域（例えば約６０ｎｍ以下のチャネル長さ）では、多くの場合、ＦＥＴの性能は、許容できる性能のレベルを維持するために拡張注入部またはハロ注入部、あるいはその両方などの特殊な構造物を使用しない限り、いわゆるショートチャネル効果によって劣化する。しかし、異なる伝導型のトランジスタを作り出すために用いられる半導体用のドーパントの物理的挙動は異なるため、特に、許容できる製造歩留りで許容できる電気的性能を有するような構造物を含むＦＥＴの製造は著しく困難になる。詳しくは、一般に、ｐＦＥＴ中の拡張注入部およびソース／ドレイン注入部、ならびにｎＦＥＴ中のハロ注入部（時にはインジウムが注入される）にはボロンが用いられ、一方、ｎＦＥＴ中の拡張注入部およびソース／ドレイン注入部の構造物、ならびにｐＦＥＴ中のハロ注入部にはヒ素（またはリン、あるいはその両方）が用いられる。ヒ素は、アニール温度でシリコン中にｎＦＥＴのソースおよびドレインにおいて浅い接合および階段型接合（shallow and abrupt junction）を維持することを可能にするのに十分な程度にゆっくり拡散するが、一方ボロンは、同じ温度ではるかに速い速度で拡散する。ボロンの拡散速度はより速いので、拡張注入部の不純物領域の先端は、トランジスタゲートの下に広がり、チャネルをさらに短くし、シリコン内部の接合深さを増加させ、チャネル伝導率を低いゲートしきい値電圧で適切に制御することを可能にする浅いチャネル幾何構造を劣化させる。従って、低抵抗の拡張部領域とソース／ドレイン領域との間にはトレードオフがある。これらの領域は、適当なスイッチングしきい値を維持し、短いチャネル長さで容認できないほど低いスイッチングしきい値を生じることがある望ましくないロールオフ（rolloff）効果（例えばチャネル長さの減少に伴うスイッチングしきい値の低下）を回避するために、高温活性化アニーリングプロセスおよび浅い接合を必要とする。
当分野では、低品質のロールオフ特性を部分的に打ち消すために、ハロ注入部（haloimplants）（例えば、ソース／ドレイン注入領域および拡張注入部領域の下にある反対不純物型の逆ドーピング）を設けることが知られている。しかし、ハロ注入部は、著しいプロセスの複雑さを必要とする一方で、キャリア移動度およびトランジスタ信頼性を低下させる。さらに、ボロンの拡散性は高いので、トランジスタの低い外部抵抗を維持する上で重要な自己整列ソース／ドレイン注入部用の極めて狭いスペーサの使用が難しくなる。一方、大型のスペーサもトランジスタの全体的なサイズを増加させがちである。
より詳しくは、現在のマイクロプロセッサおよびシステム・オン・ア・チップ（SOC）設計では、ソース、ドレインまたはゲート領域上にシリサイドを用いずにデバイスを製造することが必要である。適するプロセスは、ときにはＯＰプロセスと呼ばれ、このプロセスでは、例えば、窒化シリコンのハードマスクをパターン化し、シリサイドまたはサリサイドのブロック形成に用いる。高性能回路でも、接合を活性化するために高温アニーリングが必要である。そのようなアニール時に、ボロンは、トランジスタ性能を実質的に劣化させるのに十分な相当な長さの範囲に拡散する。
シリコン中のボロンの拡散率は、シリコンに高い圧縮力を加えることよって低くすることができることも知られている。しかし、シリコン中のボロンの拡散率に実質的に影響を及ぼすのに十分なレベルの応力を機械によって加えることは、実現することも調節することも難しく、ウエハへのクラッキングなどの損傷の原因となり得る。さらに、ｎＦＥＴのチャネル領域中の圧縮力は、トランジスタ完成時に除去しないと電子移動度を低下させ、デバイス性能を悪化させることが知られている。ｐＦＥＴ中の正孔移動度に関して、引張り力（チップまたはウエハ上の他の場所で加えられる圧縮力の結果として生じることがある）についても同じことが成立する。
米国特許第６，０６９，０４９号および第６，３９９，９７６号に開示されているように、デバイスを囲む表面上またはトレンチ中に材料を堆積させ、次に堆積した材料の体積を低下させることによって、シリコンチップ上の個々のデバイスに圧縮力を加えることが知られている。しかし、この技法によって発生する力は残留性であり、結晶格子欠陥の伝搬を回避するために、構造物は完成したチップ中に残るように意図される。このように作り出される力は、ボロン拡散率を低下させるためには、大きさまたは位置が適当でないことがある。詳しくは、高性能ＣＭＯＳでは、メモリーセルまたはランダムロジック回路中のキャパシタを利用しないので、このように作り出される力の位置は、高性能ロジックトランジスタの製造と相容れない。
さらに、接合キャパシタンス（Ｃｊ）は、ソース／ドレイン注入部と、逆ドーピングされた基板との間の空乏電荷から発生する大きな寄生素子であり、ＣＭＯＳ回路中のスイッチング遅延に寄与し、バルクＣＭＯＳ回路の出力キャパシタンスの重要な部分である。接合キャパシタンスを制限することは、バルクＦＥＴより低い接合キャパシタンスを固有に有する高価なシリコン・オン・インシュレータ構造の使用によって行われた。バルクＦＥＴでは、傾斜接合（graded junctions）を生じさせることによって接合キャパシタンスを低下させるために、注入部が用いられた。しかし、特に小さな要素サイズ領域では、横方向のボロン拡散率によって、ハロ注入部用にボロン（時にはインジウムとともに）が用いられるｎＦＥＴ中のプロセスパラメータの重要性が大きくなる。ｐＦＥＴでは、ソース／ドレイン注入部の水平拡散は、ハロ注入部を補償し、それによって、ソース／ドレインとハロとの間のｐ‐ｎ接合を除去し、その結果、全体的な接合キャパシタンスを低下させることによって、接合キャパシタンスの周縁成分を低下させる。しかし、垂直方向の過剰なボロン拡散は、接合キャパシタンスの面積成分（area component）を増加させることがある。従って、オーバーラップキャパシタンスを増加させずにソース／ドレイン領域のボロンの水平拡散を増加させることができ、同時に、ソース／ドレイン領域のボロンの垂直拡散を最小化することができれば、接合キャパシタンスを著しく低下させることができる。Ａ Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｉｎｃｒｅａｓｅ ｉｎ Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎｃｅ，ｂｙ Ｖ．Ｇｏｐｉｎａｔｈ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２３，Ｎｏ．６，Ｊｕｎｅ ２００２には、圧縮力の増加によるシャロー・トレンチ・アイソレーション（ＳＴＩ）構造からの接合キャパシタンスの増加が報告され、バンドギャップの変化によるものとされている。この効果は、十分に理解されていると考えられないが、おそらく、不純物の垂直拡散の応力誘起変化（stress-induced alteration）、またはこの論文の著者が提案するように圧縮力による応力誘起バンドギャップ変化のどちらか、またはそれらの組み合わせよって説明することができると考えられる。いずれにせよ、ボロン拡散率を低下させるために、トランジスタ全体に圧縮力を提供するＳＴＩまたはその他の構造を使用すると、接合キャパシタンスを増加させることによってトランジスタ性能を低下させる。
ＦＥＴスイッチング速度を低下させることがある寄生キャパシタンスの別の成分は、オーバーラップキャパシタンス（Ｃｏｖ）と呼ばれ、基本的にゲート電極と拡張注入部との間の、前者が後者とオーバーラップする区域内のキャパシタンスである。上記の考察を見れば容易に明らかになるように、ｐＦＥＴ中のボロン拡散距離が増加すれば、オーバーラップキャパシタンスは増加する。
従って、本発明の目的は、ｐＦＥＴ中の有害なショートチャネル効果とオーバーラップキャパシタンス増加とを回避するために、小さなサイズ領域のトランジスタ中のボロン拡散係数を著しく変化させるのに十分な圧縮応力を局部的に加えるための技法および構造を提供することである。
本発明の別の目的は、高性能ロジックを有する集積回路およびシステム・オン・チップ製造法に適し、ｎＦＥＴとｐＦＥＴとの両方で、ボロンおよびヒ素の拡散係数の変化に合わせて接合キャパシタンスを低下させる構造物を提供することである。
本発明のこれらの目的、およびその他の目的を実現するために、半導体材料の表面に構造物によって境界を定める工程、境界において構造と表面との上に応力膜を塗布する工程、および前記不純物を活性化するために半導体材料をアニールする工程を含む、半導体材料中に注入された不純物の拡散速度を変化させるための方法が提供される。
本発明の別の様相によれば、不純物を注入された半導体材料の本体（例えば基板または層）の表面に境界を定める構造と、境界で構造および半導体本体の上にある応力膜とを備える、半導体デバイスの製造で有用な中間製品が提供される。
本発明のまた別の様相によれば、横方向と垂直方向とで、またはｐＦＥＴの拡張注入部とｎＦＥＴのハロ注入部との間で、あるいはその両方において異なるボロン拡散速度を反映する異なるボロン濃度プロフィルを有するトランジスタまたは集積回路、あるいはその両方が提供される。
上記およびその他の目的、様相および利点は、図面を参照しながら以下の本発明の好ましい実施態様の詳細な説明を読めばさらによく理解される。
次に、図面を参照して、より詳しくは図１を参照して、現在の小さなフィーチャーサイズ領域での製造に適する電界効果トランジスタの例となる形状１０の断面図を示す。ソース／ドレイン、拡張注入部およびハロ注入部を備えるトランジスタ構造は、理想化して描かれており、そのような理想的な構造は、もっと大きなサイズ領域ではそれに近いものが実現されることがあるものの、現在対象としているサイズ領域では、本発明の最終目標と見るべきである。さらに、図１は、本発明が対処する問題の例を示すように構成され、本発明によるプロセスによって、例を示した構造を現実にほぼ実現できるので、図１のどの部分も本発明と対比して従来技術のものとは認められない。
基板１２上の薄膜ゲート酸化物１６と、その両側のソースおよびドレイン領域１８とを備えるゲート構造物１４の形成によって、基板１２上にトランジスタ１０が形成される。小さなサイズで形成されるとき、性能を高めるためにゲート構造物１４の両側にオフセットスペーサ２０が形成され、それに合わせて拡張注入部２６’が作られる。次に、ソース／ドレイン（Ｓ／Ｄ）注入部２４’の位置を調節するために、ときにソース／ドレイン（Ｓ／Ｄ）スペーサと呼ばれる厚いスペーサ２２が塗布される。不純物活性化アニールが実行されるとき、拡張注入部２６、Ｓ／Ｄ注入部２４およびハロ注入部２８は、拡散係数がヒ素と同じように相対的に遅ければ、ほぼ図に示した形状になる。しかし、ボロンの拡散係数が相対的に大きいため、これらの領域は不釣り合いに広がり、ｐＦＥＴ中の拡張注入部とｎＦＥＴ中のハロ注入部とが、ゲート１４の下で、接触しないまでも互いに接近することが理解される。
図２は、本発明をその最も基本的な諸原理に従って実施するための簡略化された構造を示す。図２の断面に例を示した構造は、図１の破線３０で特定される領域にほぼ対応し、基板１２の一部、ゲート１４の一部（ゲート酸化物１６は、本発明または本発明の実施にとって重要ではないので、分りやすさのために省略されている）および応力（引張り）を受ける膜１００を含む。本発明の実施に適する応力膜を形成させるには他の材料も適するが、応力膜１００は、好ましくは窒化シリコンまたはオキシ窒化シリコンで形成される。一般に、膜１００の厚さは、膜と下地材料との間の接着のレベルに合わせてできるだけ大きくするべきである。しかし、一般に、窒化シリコンまたはシリコンオキシ窒化物と下地シリコンとの間の接着力は、本発明を首尾よく実施して接着強さの増強をまったく必要とすることなく、本発明の優れた効果を実現するのに十分である。ただし、必要なら、当分野で十分理解されている方法による薄い中間接着促進層の使用を適用してよい。この制約の範囲内で、ボロンおよびヒ素の拡散速度を調節するために、膜１００の厚さおよび内部応力は、自由に変化させてよい。この点について、プラズマ促進化学的気相堆積（ＰＥＣＶＤ）法による窒化シリコンは、比較的低温（例えば４００℃から５００℃）で堆積させてよい。応力レベルは、主としてプラズマパワーによって制御され、一般に、パワーが大きいほど圧縮応力は大きくなる。他方、熱ＣＶＤによる窒化シリコンは、約６００℃を超える温度で堆積され、通常は、温度および前駆体流量を含む堆積パラメータの組み合わせによって容易に制御できる引張り応力を受け、それに関する経験的データは既知である。一般的に、３００Åと２０００Åとの間の膜１００の厚さが本発明の実行に好ましく、適している。この範囲の上限に近い厚さの窒化物膜は、約＋１．５ＧＰａから＋２．０ＧＰａの応力を示し、本発明者らは、アニール温度で、応力が２から３倍以上増加することを見いだした。
応力膜の本体の表面への塗布によって、膜がその本体に接触する領域で、その本体中に反対符号の応力が生じることも理解するべきである。すなわち、引張り膜によって、膜の真下の下地の本体中に圧縮が発生する。しかし、そのような力が非常に局部的なとき、隣接区域内の応力の符号は反対符号になる。従って、材料の本体のある領域内の圧縮応力には、隣接する引張り応力の領域が伴い（図２の領域１１０および１２０に示すように）、逆の関係も成立する。従って、図２に示した構成中に堆積された引張り膜は、高い圧縮応力を基板に加えさせ、圧縮応力は、ゲート１４の下、または塗布されることがある側壁スペーサまたは絶縁体層などのその他の構造物の下にわずかに広がる。そのような追加構造物は、通常、上記で考察したさまざまな注入の間に不純物イオンの位置を制御するために使用されることにも注意するべきである。
図３Ｂに、応力膜１００のボロン拡散速度に対する効果（シミュレーションされたもの）を示す。このシミュレーションは、約１０００℃での、注入された不純物を活性化するのに十分な時間のアニーリングの後のボロン濃度を示す。比較のため、図３Ａのシミュレーションでは、図３Ｂの応力膜１００と他の点では同一の応力を受けていない膜１００’を仮定する。図３Ａの拡散４０と比較すると、ゲート１４の下の拡散部５０ははるかに小さくなり、図２に示したようにゲートの下に広がる圧縮領域に大部分保持されることが容易に分かる。さらに、図３Ａでは、一般的にボロン濃度分布は広がり、その結果、膜１００’の下の不純物濃度の勾配に角度がつき、相対的に大きな垂直拡散距離６０が生じる。これに対して、応力膜１００の下のボロン拡散部は、注入および拡散を施された領域のはるかに垂直に近い勾配と一様な厚さとを有し、垂直拡散距離（例えば７０）は、はるかに小さくなる。このように実現されるボロンの拡散係数の低下は、過剰なボロン拡散によるｐＦＥＴ電気特性の悪化を防ぐのに十分である。
従って、基板中に圧縮応力と引張り応力との間の境界転移を提供する構造物の上の膜を用いて局部的な応力を加えることによって、ＦＥＴ中の不純物活性化に十分なアニーリング（例えば高速熱アニーリング（ＲＴＡ））の条件下で、ボロン拡散速度を劇的に低下させ、緻密に制御することができることが分る。この効果は大部分等方性であり、例えば、ボロン拡散係数を実質的にすべての方向で低下させ、１００Åから５００Åの基板の深さの範囲内に十分に広がることも理解するべきである。
そのような効果は、図１の構造に類似する構造を有するトランジスタの製造に通常必要な工程の他に、二つの追加のプロセス工程だけで実現できることも理解するべきである。すなわち、分離構造物（例えばＳＴＩ）を形成させ、ゲート酸化物層を形成させ、パターン化されたゲート電極、レオックス（ゲート酸化物の下隅を囲むために薄膜酸化物を形成させること）、別々のｎＦＥＴおよびｐＦＥＴ拡張注入部ならびにハロ注入部、スペーサ形成および別々のｎＦＥＴおよびｐＦＥＴのＳ／Ｄ注入部を形成させる基本的な諸工程の後ではあるが不純物活性化アニールの前に、引張り層１００を形成させる。次に、ｐＦＥＴのＳ／Ｄ領域が引張り膜１００による圧縮応力（上記で言及したようにこの応力はアニーリング中に著しく増加する）下にある間に、アニールプロセスを実行する。次に、アニーリングが完了した後、既知の方法で引張り膜１００を除去し、トランジスタを完成させるが、既知の方法には、２００３年１０月３０日出願の米国特許出願第１０／６９５，７５２号、第１０／６９５，７５４号または第１０／６９５，７４８号に開示されている、キャリア移動度を高めるためにその他の応力膜またはその他の応力を受ける構造物の利用を含むことがある。従って、応力膜を加える工程および除去する工程を含むことによって、本発明の優れた効果を実現することができる。この場合、応力膜１００の形成時には、ボロンでさえほとんど拡散させない約６００℃の温度で、十分な応力を実現することができる。
次に、図４〜１３を参照して、本発明の好ましい実体化および実施態様を、ＣＭＯＳトランジスタ対の製造に関連して説明する。便宜上および簡潔さのため、このプロセスは、当分野において十分理解され、また上記でも大部分列挙したプロセスによって二つの相補型トランジスタがすでに形成されている基板を用いて開始されるものと仮定する。すなわち、図４に示すように、異なる伝導型の基板の領域中にゲート酸化物およびそれぞれのゲート構造物が既に形成され、ＳＴＩ構造物で分離されている。また、好ましくは、不純物拡散を前もって補償するものとして、拡張注入部をゲート電極から後退させるか、または凹ませるために、ゲート構造物の両側にオフセットスペーサが既に形成されている。図５では、これらの拡張注入は矢印で示され、ｐＦＥＴおよびｎＦＥＴについてそれぞれ別々のプロセスで実行される。
次に、図６に示すように、酸化物または（好ましくは応力を受ける）窒化物などの絶縁材料の等方性堆積および異方性エッチングによって、別の、通常は厚いスペーサが塗布される。これらのスペーサの厚さは、アニーリングの間の不純物の拡散距離によって大部分決定され、その結果、チャネルとソースまたはドレインとの間に広がり、外部抵抗を増加させ、望ましくない相対的に高い電気抵抗の拡張領域を有するＳ／Ｄ領域を、ゲートから後退させるか、または凹ませると理解するべきである。さらに、拡散速度がボロンとヒ素との間のように著しく異なるなら、スペーサの厚さまたは幅を異なるものにする必要がある。これは、追加のプロセスを用いなければならず、プロセスの複雑さを増加させ、望ましくないことを意味する。逆に、本発明によるスペーサ寸法を最適化し、同時に横方向および垂直方向のボロン拡散を制御することによって、著しく改善された接合キャパシタンスを得ることができる。
これらのスペーサを形成させた後に、それぞれのトランジスタ伝導型について、高エネルギーおよび高濃度Ｓ／Ｄ注入プロセス（図６）およびハロ注入プロセス（図７）を実行する。拡張注入部プロセスの場合と同じく、これらのプロセスは、当分野で十分理解されているように、ブロックアウトマスクを用いてそれぞれの伝導型について別々に実行される。最終的な拡張注入部、Ｓ／Ｄ注入部およびハロ注入部の形状および位置（アニーリング前）を図７に示す。
次に、図８を参照して、好ましくは、応力を受けない酸化物の層２１０と、それに続く引張りを受ける窒化物またはオキシ窒化物の層２２０とを含む膜スタック２００が塗布される。第一の層は、できるだけ薄くするべきであり、本発明の実行には約５０Åの厚さが好ましく、十分である。この層は、主に、後で上地の応力を受ける層の除去を容易にするために提供され、従って、応力を受ける層の除去に適するエッチ液によるエッチングには抵抗性であるとともに、下地材料に対して選択的にエッチングできる材料であるべきである。同じく、下記で考察する実験結果から、強い引張り応力膜２２０と組み合わせて用いると、層２１０は、応力の分布を図２のそれからいくらか変化させ、状況によっては有利なことがあるいくらか異なるボロンの分布を生じさせるようである。引張り層２２０の厚さは、上記で考察したように決定されるべきである。
次に、図９に示すように、ｐＦＥＴトランジスタをブロックアウトマスクでマスクし、図１０に示すように、引張り層を除去する。次に、好ましくは高速熱アニーリング（ＲＴＡ）プロセスによってウエハをアニールし、図１１に示すように、拡張注入部、Ｓ／Ｄ注入部およびハロ注入部不純物分布を形成させる。上記で考察したように、図２の方法でｐＦＥＴに大きな応力を加えている間のアニーリングによって、拡張注入部およびＳ／Ｄ注入部からのボロン拡散が制御されることに注意するべきである。このわずかに大きな拡散によって、ｎＦＥＴ中の傾斜を有する接合部の幅は増加し、接合キャパシタンスが減少するという有利な効果が得られる。一方、下記でさらに詳しく考察するように、ｐＦＥＴでは、圧縮応力によるボロン拡散の低下によって接合キャパシタンスは減少する。
本発明の独自の様相は、プロセス中のこの時点で応力膜を塗布することによって、２×１０１５から６×１０１５原子／ｃｍ２の範囲の高い用量のボロンを注入された応力膜を、ＳｉＯ２薄層および／またはＳｉの上に直接備える構造物が形成されることである。高い用量のボロン領域に直接隣接して、ソース／ドレインスペーサの下に直接配置される約１．５×１０１４から約３ないし５×１０１４原子／ｃｍ２のボロンドーピング量の少ない領域がある。通常はヒ素のハロ注入部のピーク領域は、ドーピング量の少ない拡張部領域の下に配置される。図７に、アニーリング前の幾何構造を示す。
アニーリングによる不純物の拡散のいかなる特定の理論にも固執することは望まないが、アニール後に、ソース／ドレイン領域の下のボロンドーピング領域は横に拡散し、一方、ソース／ドレイン領域中のボロンはほとんど拡散しないと考えられる。これらの効果の理由は、引張り膜がその直下のシリコン中に圧縮領域を作り出し、それがソース／ドレイン領域中のボロン拡散を低下させるという事実に起因する可能性がある。さらに、シリコン中の圧縮領域に直接隣接する領域（スペーサ（単数または複数）の下の）は、拡張部のためのボロンを含むシリコン中の引張り応力を受ける領域である。この引張り領域では、ボロンはより速く拡散し、従って、拡張部‐ハロ接合部の一部をなくし、それによって、接合キャパシタンスを著しく減少させると考えられる。既に説明したように、この特定の幾何構造で本発明の方法を使うことによって、Ｓ／Ｄ注入部または拡張注入部、あるいはその両方からの垂直方向のボロン拡散を減少させるが、拡張注入部（引張り膜による圧縮を受ける領域に隣接するので、引張り応力を受ける）からの横方向の拡散を増加させることが可能になる。下記で考察するデータが証明するように、スペーサ寸法を厳密に最適化しても、オーバーラップキャパシタンスはほとんど変化しない。
拡張部の中のボロン拡散を減少させるために、引張り膜の塗布の前にスペーサを除去する別の実施態様を用いることができる。この場合、窒化シリコンスペーサを除去することはできるが、シリコンを除去することはできない当分野で知られているドライエッチングによってスペーサを除去する。次に、引張り膜を塗布し、続いてアニーリングを実行する。引張り膜によって誘起される圧縮の影響下でボロンをアニールすることによって、類似の活性化を有する浅い接合が得られる（ハロ注入部が設けられていても、いなくても）。
図１４〜１７は、図４〜１３に示した方法および構造による接合キャパシタンスの減少に関する本発明の効果の例をグラフによって示す。図１４〜１７は、さらに、ｎＦＥＴおよびｐＦＥＴ中での優れた効果を、本プロセスと、本プロセスにおける応力膜の使用とに直接帰することができることを示す。図１４〜１７は、１）膜スタック２００を配置せずに、２）トランジスタの上に応力を受けない層２１０だけを配置して、および３）層２１０と２２０との両方を備える膜スタック２００を配置して、トランジスタ構造物をアニールすることによって実現されるキャパシタンス値の統計的分布を示すことに注意するべきである。
詳しくは、図１４は、本発明によって製造されたｐＦＥＴの接合キャパシタンスを示す。層２１０だけを配置してアニーリングすると、接合キャパシタンスはまったく変化しないが、層２１０と２２０との両方を用いると、接合キャパシタンスは劇的に減少する。従って、ｐＦＥＴ中の接合キャパシタンスの減少の原因を、強い引張りを受ける膜をアニーリング時に使用したことに直接帰することができることが分る。
図１５は、ｎＦＥＴに対する実質的に逆の効果を実証し、この場合、強い引張りを受ける膜をアニーリング時に塗布しておくと、接合キャパシタンスは増加する。従って、図１０に関して上記で考察したように、応力を受ける窒化物をｎＦＥＴから除去することが特に望ましい。これは、除去される引張り膜の代わりに圧縮膜を塗布することによって、ｎＦＥＴの接合キャパシタンスをさらに減少させることが実現可能であることも示唆する。これは、同じブロックアウトマスク２３０で実現することができるが、必然的にプロセスの複雑さが著しく増加すると考えられる。一方、下記で考察するように、ｎＦＥＴの接合キャパシタンスは、圧縮膜を用いなくても、本発明によって著しく促進される。
図１６および１７は、ｎＦＥＴおよびｐＦＥＴのオーバーラップキャパシタンスが、層２１０の使用、または層２１０と２２０との両方の使用によって、それぞれ影響を受けないことを実証する。これは、拡張オーバーラップ領域の近傍の横方向の拡散は、膜２２０から層２１０を通してせん断応力を加えても影響を受けないが、垂直方向の拡散は、本発明によって容易に制御されることを示唆する。この点に関して、ｎＦＥＴには応力を実質的に加えない（ｎＦＥＴ上の引張り膜の除去によって）ようにして、アニーリング時にｐＦＥＴに応力を加えることによる垂直方向の拡散の制御によって、ｎＦＥＴ中のボロンハロ注入部が相対的に多く拡散し、異なる機構（例えば接合面積の減少）によってｎＦＥＴ接合の傾斜化を促進し、ｎＦＥＴ接合キャパシタンスを低下させ、その結果、図１１に例を示すように、ｐＦＥＴ中とｎＦＥＴ中とでいくらか異なる不純物分布を生じさせることが可能になる。従って、異なる機構を含んではいるが、同じプロセス工程によって、同じ基板上のｐＦＥＴとｎＦＥＴとの中で接合キャパシタンス減少が同時に提供される。さらに、ゲート構造物上の側壁を使用し、側壁とゲートとの両方を引張り膜で被覆する（従って、その上にあるハロ注入領域と拡張注入領域とに引張り応力を加える）ことによって、シリコン中の応力の符号の変化（例えば圧縮から引張り）の位置では、図１０の破線２２０’で示され、ｎＦＥＴ接合の面積および深さをさらに減少させる傾向がある引張り膜を配置されたままにする（または異なるレベルの応力を生じさせる異なる引張り膜を提供する）ことによって、ｎＦＥＴ中のハロ注入部からのボロン拡散の促進をさらに増加させることができる。これらの技法を適当に調節することによって、ｎＦＥＴおよびｐＦＥＴのそれぞれ両方において、ボロンおよびヒ素プロフィルまたは勾配の実質的な対称性を含むさまざまな不純物の濃度プロフィルまたは勾配の多数の有利な構成を提供することができる。
以上の説明によって、本発明は、例えば、製造歩留りおよび電気的性質を悪化させ得るｐＦＥＴ中のトランジスタチャネルのショート効果およびその他の効果を防ぐために、ボロンの拡散を容易に制御し、ヒ素の拡散と同じ程度にするとともに、オーバーラップキャパシタンスに対する効果によって分かれる方法で、同じ基板上のｎＦＥＴとｐＦＥＴとの両方の接合キャパシタンスの減少を提供する半導体デバイスの製造方法を提供することが理解される。
単独の好ましい実施態様に関連して本発明を説明してきたが、請求項の技術思想および範囲内で、変更を施して本発明を実施することができることは、当業者には自明である。
以上のように、本発明を詳細に説明したが、新規であるとして請求し、特許証によって確保しようと望むものは、請求項に記載の通りである。
所望の注入構造物を示すトランジスタ構造の例の断面図である。 本発明の基本原理によって本発明を実施する構造物の断面図である。 図３Ａは、図２に対応する構造物の断面のシミュレーションであり、不純物活性化アニーリング時のボロン拡散に対する図２の構造の効果を示し、図３Ｂは、図２に対応する構造物の断面のシミュレーションであり、不純物活性化アニーリング時のボロン拡散に対する図２の構造の効果を示す。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 本発明の好ましい実施態様による一対の相補型トランジスタの形成を示す一連の断面図のひとつである。 接合キャパシタンスに対する本発明の好ましい実施態様の有用な効果の例を比較によって示す。 接合キャパシタンスに対する本発明の好ましい実施態様の有用な効果の例を比較によって示す。 接合キャパシタンスに対する本発明の好ましい実施態様の有用な効果の例を比較によって示す。 接合キャパシタンスに対する本発明の好ましい実施態様の有用な効果の例を比較によって示す。

Claims (12)

  1. ｐＦＥＴ及びｎＦＥＴが設けられている半導体材料中に注入されたボロンの拡散速度を変化させる方法であって、
    ボロンにより形成される拡張部を有するｐＦＥＴにおいて、当該拡張部と接合してハロ領域を形成する工程と、
    前記半導体材料の表面上に、電界効果トランジスタのゲート構造物のゲート電極によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    アニーリングする工程の前にｎＦＥＴ上における引張り膜を除去する工程と、
    前記拡張部のボロンを活性化するために前記半導体材料をアニーリングする工程と
    を含む、前記方法。
  2. ｐＦＥＴ及びｎＦＥＴが設けられている半導体材料中に注入されたボロンの拡散速度を変化させる方法であって、
    ボロンにより形成される拡張部を有するｐＦＥＴにおいて、当該拡張部と接合してハロ領域を形成する工程と、
    前記半導体材料の表面上に、電界効果トランジスタのゲート構造物の側壁によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    アニーリングする工程の前にｎＦＥＴ上における引張り膜を除去する工程と、
    前記拡張部のボロンを活性化するために前記半導体材料をアニーリングする工程と
    を含む、前記方法。
  3. ｐＦＥＴ及びｎＦＥＴが設けられている半導体材料中に注入されたボロンの拡散速度を変化させる方法であって、
    ボロンにより形成されるソース／ドレイン領域を有するｐＦＥＴにおいて、当該ソース／ドレイン領域と接合してハロ領域を形成する工程と、
    前記半導体材料の表面上に、電界効果トランジスタのゲート構造物のゲート電極によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    アニーリングする工程の前にｎＦＥＴ上における引張り膜を除去する工程と、
    前記ソース／ドレイン領域のボロンを活性化するために前記半導体材料をアニーリングする工程と
    を含む、前記方法。
  4. ｐＦＥＴ及びｎＦＥＴが設けられている半導体材料中に注入されたボロンの拡散速度を変化させる方法であって、
    ボロンにより形成されるソース／ドレイン領域を有するｐＦＥＴにおいて、当該ソース／ドレイン領域と接合してハロ領域を形成する工程と、
    前記半導体材料の表面上に、電界効果トランジスタのゲート構造物の側壁によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    アニーリングする工程の前にｎＦＥＴ上における引張り膜を除去する工程と、
    前記ソース／ドレイン領域のボロンを活性化するために前記半導体材料をアニーリングする工程と
    を含む、前記方法。
  5. ｐＦＥＴ及びｎＦＥＴが設けられている半導体を形成する方法であって、
    ボロンにより形成される拡張部を有するｐＦＥＴにおいて、当該拡張部と接合してハロ領域を形成する工程と、
    前記半導体の表面上に、電界効果トランジスタのゲート構造物のゲート電極によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    ｎＦＥＴ上における引張り膜を除去する工程と、
    前記引張り膜の除去後に、前記半導体をアニーリングする工程と
    を含む、前記方法。
  6. ｐＦＥＴ及びｎＦＥＴが設けられている半導体を形成する方法であって、
    ボロンにより形成される拡張部を有するｐＦＥＴにおいて、当該拡張部と接合してハロ領域を形成する工程と、
    前記半導体の表面上に、電界効果トランジスタのゲート構造物の側壁によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    ｎＦＥＴ上における引張り膜を除去する工程と、
    前記引張り膜の除去後に、前記半導体をアニーリングする工程と
    を含む、前記方法。
  7. ｐＦＥＴ及びｎＦＥＴが設けられている半導体を形成する方法であって、
    ボロンにより形成されるソース／ドレイン領域を有するｐＦＥＴにおいて、当該ソース／ドレイン領域と接合してハロ領域を形成する工程と、
    前記半導体の表面上に、電界効果トランジスタのゲート構造物のゲート電極によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    ｎＦＥＴ上における引張り膜を除去する工程と、
    前記引張り膜の除去後に、前記半導体をアニーリングする工程と
    を含む、前記方法。
  8. ｐＦＥＴ及びｎＦＥＴが設けられている半導体を形成する方法であって、
    ボロンにより形成されるソース／ドレイン領域を有するｐＦＥＴにおいて、当該ソース／ドレイン領域と接合してハロ領域を形成する工程と、
    前記半導体の表面上に、電界効果トランジスタのゲート構造物の側壁によって当該ゲート構造物の境界を定める工程と、
    前記境界上に、前記ゲート構造物と前記表面との上に引張り膜をプラズマ促進化学的気相堆積（ＰＥＣＶＤ）法又は熱ＣＶＤ法で堆積する工程と、
    アニーリングする工程の前にｎＦＥＴ上における引張り膜を除去する工程と、
    前記引張り膜の除去後に、前記半導体をアニーリングする工程と
    を含む、前記方法。
  9. 前記ゲート構造物が前記半導体材料の前記表面上に複数個設けられている、請求項１〜４のいずれか一項に記載の方法。
  10. 前記複数個のゲート構造物は、ｐＦＥＴおよびｎＦＥＴのゲート構造物を備えている、請求項９に記載の方法。
  11. 前記側壁は、オフセットスペーサである、請求項１〜８のいずれか一項に記載の方法。
  12. 前記側壁は、ソース／ドレインスペーサである、請求項１〜８のいずれか一項に記載の方法。
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