CN100433275C - 降低pFETS中的硼扩散性 - Google Patents

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Abstract

穿过由半导体材料的结构或本体(例如衬底或层)定义的边界而应用受应力的膜，在边界附近的半导体材料中提供了从拉应力到压应力的变化，并且用来在退火期间改变硼的扩散速率，从而改变最终的硼浓度和/或分布/梯度。在场效应晶体管的情况中，可以形成有或没有侧壁的栅结构，以调节所述边界相对于源/漏极、扩展区和/或晕圈注入区的位置。可以在横向和垂直方向中产生不同的硼扩散速率，并且可以实现与砷可比的扩散速率。可以用同一个工艺步骤同时实现nFETs和pFETs两者的结电容的降低。

Description

降低pFETS中的硼扩散性
技术领域
本发明一般性地涉及高密度的集成电路，并且更具体地说涉及在非常小尺寸规格(regimes)下场效应晶体管(FETs)的制造。
背景技术
集成电路设计和制造的性能和经济因素已经引起芯片上集成电路的元件(例如晶体管、电容器等)规模的尺寸剧烈降低和邻近作用增加。即，增加的集成密度和元件的接近降低了信号传播的路径长度并且降低了信号传播的时间和对噪音的敏感性，并且通过降低整个设备中所需的芯片间和电路板间连接的数量，增加集成密度所需的可能的时钟速率的增加而元件尺寸的降低增加了芯片上可以提供的功能性(如果没有实现，接近“芯片上系统”)与每个芯片的生产成本(例如晶片/芯片面积和加工材料)，以及潜在地，包含所述芯片的器件的成本的比例。
由于极低的电流驱动需求(因为由输入表示的负载基本上是电容性的，所以在小尺寸区域下消失了)及其它方便的和可取的性质，有时称作CMOS的互补场效应晶体管已经成为除了高密度集成电路的最高频率设计以外的所有开关器件技术的选择。在该技术中，成对使用(例如具有共用输入的pFET和nFET的串联)互补导电型的场效应晶体管(FETs)，以获得互补，并且优选基本上对称的开关功能。尽管其中有不同的半导体导电类型和多数电荷载流子，但是为了获得合理的对称程度，一般必须在形成每对晶体管的互补晶体管中产生相似的电学性质。
在当前和可预见的关注下的极小尺寸区域下(例如大约60纳米和更小的沟道长度)，除非使用例如扩展区和/或晕圈(halo)注入区的特殊结构来维持可接受水平的性能，FETs的性能通常被所谓的短沟道效应降低。但是，用来产生不同导电类型的晶体管的半导体掺杂剂物理行为上的差异给FETs的制造带来了巨大的困难，特别包括在可接受的制造产率下具有可接受的电学性能的这种结构。具体地说，通常硼被用于pFETs中的扩展区和源/漏极注入区以及nFETs中的晕圈注入区(有时与铟一起)，而砷(和/或磷)被用于nFETs中的扩展区和源/漏极注入区结构和pFETs中的晕圈注入区。当在退火温度下砷在硅中足够慢地扩散，以允许在nFETs的源极和漏极处维持浅和突变的结时，硼在同一温度下以快得多速率扩散。更快的硼扩散速率引起扩展注入区的杂质区的尖部在晶体管的栅极下传播，进一步缩短了沟道并且增加了硅中结的深度，危害允许在低的栅极阈值电压下适当被控制沟道导电性的浅的沟道几何结构。因此，在需要高温激活退火处理的低电阻扩展区和源/漏区与用来维持适当的开关阈值并且避免不可取的在短的沟道长度下可能导致不可接受的低开关阈值的跃落(rolloff)效应(例如随着沟道长度的降低开关阈值降低)的浅结之间存在折衷。
提供晕圈注入区(例如在源/漏和扩展注入区下方，相反杂质类型的相反掺杂)以部分抵消不好的跃落特性在本领域是公知的。但是晕圈注入区需要很大的工艺复杂性，同时降低载流子迁移率和晶体管的可靠性。此外，硼的高扩散性阻止将极窄的隔离物用于对维持晶体管低的外部电阻重要的自动对准的源/漏注入区，而更大的隔离物也趋向于增加晶体管的总体尺寸。
更具体地说，当前的微处理器和“芯片上系统”设计需要在源、漏或栅区上无硅化物地制造器件。适当的工艺有时被称作OP工艺，其中图案化例如氮化硅的硬掩模并且用于阻挡(block)硅化物或自对准硅化物(salicide)的形成。高性能的电路也需要高温退火来激活结。在这种退火期间，硼将在足以巨大降低晶体管性能的很大的距离上扩散。
还公知硼在硅中的扩散性可以通过对其施加高的压力来降低。但是，足以明显影响硼在硅中扩散性的应力水平的力学应用难以实现或者调节，并且可能引起对晶片的伤害，例如断裂。此外，nFET沟道区中的压力公知会降低电子迁移率并且当晶体管完成时，如果不除去这种压力会危害器件的性能。至于pFETs中的空穴迁移率，拉力(可能源于在芯片或晶片上别处施加的压力)的情况是相同的。
如同在授予本发明受让人并且全部引入本文作参考的美国专利6,069,049和6,399,976号中描述的一样，公知通过在表面上或者在器件周围的沟槽中沉积材料，然后减少沉积材料的体积可以向硅晶片上的单个器件施加压力。但是，根据该技术产生的力是持续的，并且该结构被打算保留在完成的芯片中以避免晶格缺陷的传播。如此产生的力在数量或位置上不适合于硼扩散性的降低。具体地说，因为高性能的CMOS在存储元件或随机逻辑电路中不使用电容器，所以如此产生的力的位置与高性能逻辑晶体管的制造是不兼容的。
另外，结电容(Cj)是由于源/漏注入区和相反掺杂的衬底之间的耗尽电荷引起的主要寄生元件并且有助于转换CMOS电路中的开关延迟，而且是体CMOS电路中输出电容的主要部分。通过使用结电容本身低于体FETs的昂贵的绝缘体上硅结构，已经接近结电容的极限。在体FETs中，通过使用注入区发展渐变结来降低结电容。但是，在特别小的尺寸区域下，水平方向上硼的扩散性增加了硼用于晕圈注入区(有时用铟)的nFETs中的工艺参数的临界性。在pFETs中，源/漏注入区的横向扩散通过补偿晕圈注入区，从而消除了源/漏极和降低总体结电容的晕圈之间的p-n结而可能减少结电容的周边部分(perimeter component)。但是，垂直方向上过量的硼扩散会导致结电容面积部分的增加。因此，如果可以增加硼在源/漏区的横向扩散而不引起增加的叠加电容，同时可以使硼在源/漏区的垂直扩散最小，那么可以显著地降低结电容。在“Stress-Induced Increase in Reverse BiasJunction Capacitance”，V.P.Gopinath等，IEEE Electron DeviceLetters，第23卷，第6期，2002年6月中，已经报道了结电容随着来自浅沟槽隔离(STI)结构的压力的增加而增加，并且归因于带隙的变化。这种效应并不能被完全理解，但是可以被解释为如该文献作者所建议的由于压力导致的应力诱导的杂质垂直扩散的改变或者应力诱导的带隙的变化，或者它们的组合。在任何情况下，为了降低硼的扩散性而使用在晶体管两侧提供压力的STI或其它结构通过增加结电容而危害晶体管的性能。
可能降低FET开关速率的寄生电容的另一部分被称为叠加电容(Cov)，其基本上是前者覆盖后者的区域中栅电极和扩展注入区之间的电容。从上面的讨论可以容易地领会pFETs中硼扩散的距离增加会增加叠加电容。
发明内容
因此，本发明的目的是提供一种用于局部施加压应力的技术和结构，所述压应力足以显著改变小尺寸区域晶体管中的硼扩散性以避免pFETs中有害的沟道缩短和叠加电容增加。
本发明另一个目的是提供一种便于与高性能逻辑和芯片上系统制造集成并且与硼和砷的扩散性的改变相一致地降低nFETs和pFETs中的结电容的结构。
为了实现本发明的这些和其它目的，改变半导体材料中注入杂质的扩散速率的方法包括如下步骤：在半导体材料表面上采用结构限定边界、在该边界处的结构和表面的上方施加受应力的膜，并且退火该半导体材料以激活所述的杂质。
根据本发明的另一个方面，在半导体器件(其包括在半导体材料本体(例如衬底或层)的表面上限定了边界的结构)制造中使用的中间产品在边界处半导体材料的结构和本体的上方具有注入的杂质和受应力的膜。
根据本发明的再一个方面，提供具有不同硼浓度分布的晶体管和/或集成电路，其反映了横向和垂直方向中和/或pFETs的扩展注入区与nFETs晕圈注入区之间不同的硼扩散速率。
附图说明
参考附图，从下面本发明优选实施方案的详细说明中将更好理解前面和其它的目的、方面和优点，附图中：
图1是表示所需注入区结构的示例晶体管结构的剖视图，
图2是根据其基本原理实现本发明的结构的剖视图，
图3A和3B是图2相应结构的剖面的模拟，其表示了在杂质激活退火期间该结构对硼扩散的影响，
图4、5、6、7、8、9、10、11、12和13是显示了根据本发明优选实施方案的一对互补晶体管的形成的一序列剖视图，并且
图14、15、16和17显示了本发明的优选实施方案对结电容的比较有益的影响。
具体实施方式
现在参照附图，并且更具体地说参照图1，其以剖视图表示了适于在目前小尺寸区域下制造的场效应晶体管10的示例形式。包括源/漏极、扩展区和晕圈注入区的晶体管结构被理想化，并且在更大的尺寸区域下这种理想结构可能是非常接近的，在当前所关心的尺寸区域下应该被看作本发明的目标。为此并且因为图1也被安排来阐述本发明要解决的问题，并且通过根据本发明的过程实际上可以非常接近所述结构，至于本发明，图1没有哪部分被现有技术公认。
通过形成包括薄的栅氧化物16的栅结构14并且在其反面形成源和漏区18而在衬底12上形成晶体管10。为了提高性能，当在小尺寸下形成时，在栅结构14和据此制造的扩展注入区26’侧上形成偏移隔离物(offset spacer)20。然后施加有时称作源/漏(S/D)隔离物的更厚的隔离物22以控制源/漏(S/D)注入区24’的布局。当进行杂质激活退火时，如果扩散性较低，扩展注入区26、S/D注入区24和晕圈注入区28大约呈现出所示形式，好像对砷一样。但是，可以领会较大的硼的扩散性将不成比例地膨胀这些区域，引起pFETs中的扩展注入区和nFETs中的晕圈注入区非常接近，如果它们在栅极14下彼此不接触。
图2表示根据最基本的原理实现本发明的简化结构。在图2中以剖视图表示的结构大约相应于图1中虚线30所标出的区域，并且包括衬底12的一部分、栅极14的一部分(因为对于本发明或其实践是不重要的，为了清晰省略了栅氧化物16)以及受应力(拉伸)的膜100。尽管其它材料对于形成适于本发明实践的受应力的膜是合适的，但是受应力的膜100优选由氮化硅或氧氮化硅形成。膜100的厚度通常尽可能大地与膜和下层材料之间的粘附力的水平一致。但是，氮化硅或氧氮化硅与下层硅之间的粘附力通常足以成功地实践本发明以实现其有价值的作用而不需要任何粘附力的增强。但是，如果需要可以按照本领域良好理解的方式使用薄的中间粘附力增强层。在这种限制下，可以随意改变膜100的厚度和内部应力以调节硼和砷的扩散速率。在这方面，可以通过等离子体增强的化学气相沉积(PECVD)，在较低的温度(例如400℃至500℃)下沉积氮化硅，其应力水平主要受等离子体功率控制，一般而言功率越高，产生更大的压应力。另一方面，用热CVD在600℃以上的温度下沉积氮化硅，并且通常是可拉长的，其应力容易通过包括温度和前体流速的沉积参数的组合来控制，对于这些参数经验数据是公知的。膜100的厚度介于300埃至2000埃之间一般是优选的并且对于本发明的实践是足够的。厚度在该范围上限附近的氮化物膜表现出大约+1.5GPa至+2.0GPa的应力并且本发明人已经发现该应力在退火温度下增加两至三倍以上。
还应该理解向本体的表面施加受应力的膜将在膜与该本体接触的区域中在该本体中引起相反符号的应力。也就是说，拉伸的膜将在直接位于该膜下方的本体中产生压力。但是，当这种力是如此局部化时，相邻区域中应力的符号将是相反的符号。因此，材料本体区域中的压应力将伴随着拉伸应力的相邻区域(如图2的区域110和120所示)以及相反情况。因此，在图2所示的结构中沉积的拉伸膜将引起高的压应力，其被施加到在栅极14下方轻微延伸的衬底或者例如侧壁隔离物或可能施加的绝缘体层的其它结构上。还应当指出这种附加结构在上述的各种注入期间通常被用来控制杂质离子的布局。
受应力的膜100对硼扩散速率的影响(作为模拟)在图3B中表示。该模拟图描述了在大约1000℃下退火足以激活注入的杂质的时间后硼的浓度。为了比较，图3A的模拟图假定无应力的膜100’在其它方面与图3B的受应力的膜100等同。如图2所示，可以容易地看出与图3A的扩散40相比，栅极14下方的扩散50减少很多，并且基本上维持在在栅极下方延伸的压缩区。此外，当在图3A中硼浓度一般扩散并在膜100’的下方导致杂质浓度的角度渐变和较大的垂直扩散距离60时，受应力的膜100下方的硼扩散具有几乎垂直得多的梯度和更均匀的注入区和扩散区的厚度，垂直扩散距离(例如70)小得多。因此，足以阻止的对硼如此实现的扩散性的降低通过过量的硼扩散而会危害pFET的电学特性。
因此，看出使用在于衬底中压应力和拉应力之间提供边界转变的结构的上方的膜提供局部应力可以在FET中杂质足以激活的退火(例如快速热退火(RTA))条件下，剧烈地降低并密切控制硼的扩散速率。还应当领会这种效应主要是各向同性的(例如大体上全方向地降低硼的扩散性)并且很好地延伸到100埃至500埃的衬底深度内。
还应当领会在具有与图1相似结构的晶体管生产通常所需的步骤之外，只通过两个附加的工艺步骤就可以实现这种作用。即，在形成隔离结构(例如STI)、形成栅氧化物层、形成图案化的栅电极、reox(对栅氧化物圆形下角形成的氧化物)、单独的nFET和pFET扩展区和晕圈注入区、隔离物形成和单独的nFET和pFET S/D注入区的基本步骤之后，但是在杂质激活退火之前，形成拉伸层100。然后，进行退火过程，而pFET S/D区位于来自拉伸膜100的压应力的下方(如上所述，在退火期间应力增加很大)。然后，在完成退火后，除去拉伸膜100并且按照公知的方式完成晶体管，所述方式包括施加其它的受应力的膜或者其它的应力结构以提高载流子迁移率，如同申请日为2003年10月30的美国专利申请10/,、10/,、或10/,、(IBM摘要号FIS920030190、FIS920030191和FIS920030264US1)所公开那样，因此这些专利全部引入本文作参考。因此，通过包括添加并除去受应力的膜的步骤可以实现本发明有价值的作用，其中可以在受应力的膜100的形成期间不会引起甚至是硼的显著扩散的大约600℃的温度下实现充分的应力。
现在参考图4-13，将结合CMOS晶体管对的制造说明本发明优选的实施方案。为了方便和简洁，该过程假定使用上面已经通过本领域熟知的工艺形成两个互补的晶体管并且也已经在上面主要列举的衬底来开始。也就是说，如图4所示，在不同导电类型的衬底区中已经形成栅氧化物和各自的栅结构并且通过STI结构隔开。另外，优选地已经在该栅结构的侧部形成偏移隔离物以从栅电极倒退或撤退扩展注入区作为杂质扩散的预偏移。这些扩展注入区由图5中的箭头表示并且对于pFET和nFET分别在单独的工艺中进行。
然后，如图6所示，通过各向同性的沉积和各向异性蚀刻绝缘材料，例如氧化物或(优选无应力的)氮化物，施加其它的通常的厚隔离物。应当理解这些隔离物的厚度主要由退火期间杂质的扩散距离决定并且导致S/D区从栅极倒退或撤退，较高电阻的扩展区在沟道和源极或漏极之间延伸，增加外部电阻，这是不可取的。此外，如果因为它们介于硼和砷之间而扩散速率显著不同，可能需要隔离物的厚度或宽度不同并且表明必须使用附加工艺，从而不可取地增加了工艺的复杂性。相反，根据本发明随着隔离物尺寸的最优化，控制硼在横向和垂直方向中的扩散能够显著地改善结电容。
在这些隔离物的形成之后，对各种晶体管导电类型进行更高能量和浓度的S/D注入过程(图6)和晕圈注入过程(图7)。如同扩展注入过程一样，使用本领域良好理解的遮蔽掩模对各种导电类型将该过程分开。扩展区、S/D和晕圈注入区(退火前)的最终形状和位置表示在图7中。
现在参考图8，施加优选包含无应力氧化物210层的膜叠层200，接着施加拉伸氮化物或氧氮化物层220。第一层应该尽可能地薄并且大约50埃的厚度是优选的而且对于本发明的实践是足够的。提供该层主要是用来便于随后去除下面的应力层，并且为此该层应该是能抵抗适于去除所述应力层的蚀刻剂的蚀刻并且还可以选择性地蚀刻去下面的材料的材料。从下面将要讨论的实验结果还可以明显看到当层210与高应力的拉伸膜220组合使用时，它可以稍微改变来自图2的应力分布，从而产生在一些情况下可能有利的有点不同的硼的分布。拉伸层220的厚度应该如上所述来确定。
然后，如图9所示，用遮蔽掩模掩蔽pFET晶体管并且如图10所示去除拉伸层。然后，优选通过快速热退火(RTA)过程退火晶片，导致形成如图11所示的扩展区、S/D和晕圈注入区杂质分布。应当指出如上所述，当按照图2的方式向pFET施加压力时，退火控制从扩展区和S/D注入区的硼扩散。这种稍大的扩散增加了nFET中渐变结的宽度，其通过压应力降低结电容同时降低硼扩散的有利的作用降低了pFET中的结电容，这将在下面更详细地讨论。
本发明的一个独特的方面是通过在工艺中在这里施加受应力的膜，直接在高剂量的硼在2×1015至6×1015原子/cm3的范围内的薄的Si02层和/或Si的上面形成包含受应力的膜的结构。与高剂量硼的区域直接相邻的是直接位于源/漏极隔离物下方的大约从1.5×1014到大约3至5×1014原子/cm2的不太高掺杂硼的区域。晕圈注入区的最高区域，典型地是砷位于轻掺杂的扩展区的下面。退火前的几何形状表示在图7中。
当不愿意受任何特定的杂质由于退火扩散的理论束缚时，相信在退火后，源/漏区下面的硼掺杂区域横向扩散，而源/漏区中的硼没有明显的扩散。这些效应的原因可能是由于拉伸膜在硅中产生受压区的事实，在该受压区的下面降低了源/漏区中的硼扩散。另外，直接与硅中受压区相邻的区域(在隔离物的下面)是包含用于扩展区的硼的在硅中的拉伸应变区。相信在这种拉伸区域中，硼扩散更快，因此消除了会显著降低结电容的扩展区晕圈结的部分。如同已经说明的一样，在这种特殊的几何形状中使用本发明的方法能够降低硼在垂直方向上从S/D和/或扩展注入区的扩散，但是增加在横向上从扩展注入区的扩散(其与来自拉伸膜的受压区域相邻，并且处于拉应力下)。通过严格地优化隔离物尺寸，不会显著改变叠加电容，这将从下面讨论的数据中证明。
在施加拉伸膜前去除隔离物的另一个实施方案被用来降低扩展区中的硼扩散。在此情况下，通过本领域公知的干蚀刻去除所述隔离物，干蚀刻能够去除氮化硅隔离物，但是不能去除硅。接着，施加拉伸膜，再进行退火。在通过拉伸膜诱导的压力影响下退火硼导致具有相似激活的浅的结(无论是否提供晕圈注入区)。
图14-17图示地显示了本发明关于通过如图4-13所示的方法和结构降低结电容的功效，并且进一步表明nFETs和pFETs中有价值的作用可以直接归因于该方法和其中受应力的膜的使用。应当指出图14-17描绘了在下面的情况下通过退火晶体管结构而实现的电容值的统计分布：1.)没有膜叠层200、2.)在晶体管的上方只有无应力的层210、以及3.)具有在适当的位置包括层210和220的膜叠层200。
具体地说，图14表示了根据本发明制造的pFETs的结电容。结电容的不改变源于在适当位置只具有层210的情况下的退火，但是使用层210和220剧烈降低了结电容。因此，pFETs中结电容的降低直接归因于在退火期间使用高度拉伸的膜。
图15表明对nFETs大体上相反的效果，如果在退火期间施加高度拉伸的膜，结电容增加。为此，就图10而言，如上所述，这对于从nFETs中去除受应力的氮化物是特别有利的。这还表明通过施加受压的膜代替去除的拉伸膜可以实现nFETs结电容的进一步降低。当可以用相同的遮蔽掩模230实现这一点时，工艺复杂性的显著增加将是必然的，同时甚至在没有受压膜的情况下，根据本发明在显著程度上也增加了nFETs的结电容，这将在下面讨论。
图16和17表明nFET和pFET叠加电容分别不受使用层210或者层210和220两者的影响。这就表明在延伸叠加区附近水平方向上的扩散不受通过层210从膜220施加剪切应力的影响，而根据本发明容易控制垂直方向上的扩散。在这方面，通过在退火期间施加应力来控制pFET垂直方向上的扩散，同时让nFETs大体上不受应力(由于去除了nFETs上面的拉伸膜)使nFETs中的硼晕圈注入区扩散较多，通过不同的机理(例如降低结面积)增强了nFET结的梯度并且降低了nFET的结电容并且在pFET和nFET中导致如图11所示的有点不同的杂质分布；从而即使涉及不同的机理，也能通过相同的过程同时在相同衬底上的pFETs和nFETs中提供了结电容的降低。此外，在通过在具有拉伸膜的栅结构上使用侧壁，覆盖该侧壁和栅极的硅中应力符号改变的位置(从而使其上面的晕圈注入区和扩展注入区处于拉伸中)处，通过在适当的位置留下该拉伸膜(或者不同的拉伸膜，产生不同的应力水平)，如图10中的虚线220’所示，可以进一步增加硼从nFETs中晕圈注入区的扩散，并且这将趋向于进一步降低nFET结的面积和深度。适当地调节这些技术可以在nFETs和pFETs中分别提供大量有利的浓度分布或者不同杂质梯度的结构，包括基本上对称的硼和砷的分布或梯度。
从前面来看，可以看出本发明提供了一种半导体器件的制造方法，其中与砷相比，硼的扩散容易控制和进行，从而举例来说在pFETs中阻止了可能危害制造产率和电学性能的晶体管沟道的缩短和其它效应，并且按照消除了对叠加电容的影响的方式，降低了相同衬底上nFETs和pFETs中的结电容。
当已经以一个优选的实施方案说明了本发明时，本领域技术人员将认识到在附加权利要求的精神和范围内可以修改地实践本发明。

Claims (20)

1.一种改变半导体材料中注入的杂质的扩散速率的方法，其包括如下步骤：
在所述半导体材料表面上采用结构限定边界，
在所述边界处的所述结构和所述表面的上方施加受应力的膜，并且
对所述半导体材料退火以激活所述杂质。
2.根据权利要求1中所述的方法，其中所述半导体材料的所述表面上的所述结构是场效应晶体管的栅结构。
3.根据权利要求2中所述的方法，其中所述边界由所述栅结构的侧壁限定。
4.根据权利要求3中所述的方法，其中所述侧壁是偏移隔离物。
5.根据权利要求3中所述的方法，其中所述侧壁是源/漏隔离物。
6.根据权利要求2中所述的方法，其中所述边界由所述栅结构的栅电极限定。
7.根据权利要求1中所述的方法，其进一步包括如下步骤：
注入扩展区杂质，
注入源/漏杂质，及
注入晕圈杂质。
8.根据权利要求1中所述的方法，其中在所述半导体材料的所述表面上提供多个所述结构，该方法进一步包括在所述退火步骤前从选择的所述结构中去除所述受应力的膜的步骤。
9.根据权利要求8中所述的方法，其中所述多个结构包括pFETs和nFETs的栅结构。
10.根据权利要求9中所述的方法，其中所述边界由所述栅结构的侧壁限定。
11.根据权利要求10中所述的方法，其中所述侧壁是偏移隔离物。
12.根据权利要求10中所述的方法，其中所述侧壁是源/漏隔离物。
13.根据权利要求1中所述的方法，其中所述受应力的膜是拉伸膜。
14.一种用于形成半导体器件的中间结构，所述中间结构包括：
包括用硼和砷杂质注入的各自区域的半导体材料本体，
在所述半导体材料本体表面上并形成边界的结构，及
在所述结构和所述边界上方延伸的受应力的膜，
其中当所述中间结构被退火以激活所述硼和砷杂质时，所述硼杂质的扩散速率被改变。
15.根据权利要求14中所述的中间结构，其中所述结构是场效应晶体管的栅结构。
16.根据权利要求15中所述的中间结构，其中所述栅结构包括侧壁。
17.根据权利要求16中所述的中间结构，其中所述侧壁是偏移隔离物。
18.根据权利要求16中所述的中间结构，其中所述侧壁是源/漏隔离物。
19.一种集成电路，其包括：
pFET，及
nFET，
其中所述pFET中扩展注入的硼扩散浓度分布对应于比与所述nFET中硼晕圈注入的硼扩散浓度分布对应的硼扩散速率更低的硼扩散速率。
20.一种pFET，其包括
通过用硼注入形成的源/漏区，及
通过用硼注入形成的扩展区，其中所述扩展区沿横向上的硼浓度分布与沿垂直方向的硼浓度分布不同，其反映了横向和垂直方向上不同的硼扩散速率。
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